數(shù)字電子技術(shù)基礎(chǔ)第五版第八章門電路

《數(shù)字電子技術(shù)基礎(chǔ)》（第五版）教學(xué)課件

清華大學(xué)

閻石王紅聯(lián)系地址：清華大學(xué)自動化系郵政編碼：100084電子信箱：wang_hong@聯(lián)系電話：(010)62792973第八章可編程邏輯器件第八章可編程邏輯器件

（PLD,ProgrammableLogicDevice）8.1概述一、PLD的基本特點(diǎn)1.數(shù)字集成電路從功能上有分為通用型、專用型兩大類2.PLD的特點(diǎn)：是一種按通用器件來生產(chǎn)，但邏輯功能是由用戶通過對器件編程來設(shè)定的數(shù)字系統(tǒng)二、PLD的發(fā)展和分類PROM是最早的PLDPAL可編程邏輯陣列FPLA現(xiàn)場可編程陣列邏輯GAL通用陣列邏輯EPLD可擦除的可編程邏輯器件FPGA現(xiàn)場可編程門陣列ISP-PLD在系統(tǒng)可編程的PLD三、LSI中用的邏輯圖符號8.2現(xiàn)場可編程邏輯陣列FPLA組合電路和時(shí)序電路結(jié)構(gòu)的通用形式A0~An-1W0W(2n-1)D0Dm8.2FPLA組合電路和時(shí)序電路結(jié)構(gòu)的通用形式8.3PAL（ProgrammableArrayLogic）8.3.1PAL的基本電路結(jié)構(gòu)一、基本結(jié)構(gòu)形式 可編程“與”陣列+固定“或”陣列+輸出電路 最簡單的形式為：二、編程單元出廠時(shí)，所有的交叉點(diǎn)均有熔絲8.3.2PAL的輸出電路結(jié)構(gòu)和反饋形式一.專用輸出結(jié)構(gòu)用途：產(chǎn)生組合邏輯電路二.可編程輸入/輸出結(jié)構(gòu)用途：組合邏輯電路，有三態(tài)控制可實(shí)現(xiàn)總線連接可將輸出作輸入用三.寄寄存存器器輸輸出出結(jié)結(jié)構(gòu)構(gòu)用途途：：產(chǎn)產(chǎn)生生時(shí)時(shí)序序邏邏輯輯電電路路四.異異或或輸輸出出結(jié)結(jié)構(gòu)構(gòu)時(shí)序序邏邏輯輯電電路路還可可便便于于對對““與-或或”輸輸出出求求反反五.運(yùn)運(yùn)算算反反饋饋結(jié)結(jié)構(gòu)構(gòu)時(shí)序序邏邏輯輯電電路路可產(chǎn)產(chǎn)生生A、、B的十十六六種種算算術(shù)術(shù)、、邏邏輯輯運(yùn)運(yùn)算算8.3.3PAL的的應(yīng)應(yīng)用用舉舉例例8.4通通用用邏邏輯輯陣陣列列GAL8.4.1電電路路結(jié)結(jié)構(gòu)構(gòu)形形式式可編編程程““與”陣陣列列+固定定““或或””陣陣列列+可可編編程程輸輸出出電電路路OLMC編程程單單元元采用用E2CMOS可可改改寫寫GAL16V88.4.2OLMC數(shù)據(jù)據(jù)選選擇擇器器8.4.3GAL的的輸輸入入和和輸輸出出特特性性GAL是是一一種種較較為為理理想想的的高高輸輸入入阻阻抗抗器器件件GAL輸輸出出緩緩沖沖級級8.5可可擦擦除除的的可可編編程程邏邏輯輯陣陣列列EPLD一、、結(jié)結(jié)構(gòu)構(gòu)特特點(diǎn)點(diǎn)相當(dāng)當(dāng)于于“與與-或或””陣陣列列（（PAL））+OLMC二、、采采用用EPROM工工藝藝集成成度度提提高高8.7現(xiàn)現(xiàn)場場可可編編程程門門陣陣列列FPGA一、、基基本本結(jié)結(jié)構(gòu)構(gòu)1.IOB2.CLB3.互互連連資資源源4.SRAM1.IOB可以以設(shè)設(shè)置置為為輸輸入入/輸輸出出；；輸入入時(shí)時(shí)可可設(shè)設(shè)置置為為：：同同步步（（經(jīng)經(jīng)觸觸發(fā)發(fā)器器））異步步（（不不經(jīng)經(jīng)觸觸發(fā)發(fā)器器））2.CLB本身身包包含含了了組組合合電電路路和和觸觸發(fā)發(fā)器器，，可可構(gòu)構(gòu)成成小小的的時(shí)時(shí)序序電電路路將許許多多CLB組合合起起來來，，可可形形成成大大系系統(tǒng)統(tǒng)3.互互連連資資源源4.SRAM分分布布式式每每一一位位觸觸發(fā)發(fā)器器控控制制一一個(gè)個(gè)編編程程點(diǎn)點(diǎn)二、、編編程程數(shù)數(shù)據(jù)據(jù)的的裝裝載載數(shù)據(jù)據(jù)可可先先放放在在EPROM或或PC機(jī)機(jī)中中通電電后后，，自自行行啟啟動動FPGA內(nèi)內(nèi)部部的的一一個(gè)個(gè)時(shí)時(shí)序序控控制制邏邏輯輯電電路路，，將將在在EPROM中中存存放放的的數(shù)數(shù)據(jù)據(jù)讀讀入入FPGA的的SRAM中中“裝裝載載””結(jié)結(jié)束束后后，，進(jìn)進(jìn)入入編編程程設(shè)設(shè)定定的的工工作作狀狀態(tài)態(tài)?。?！每每次次停停電電后后，，SRAM中中數(shù)數(shù)據(jù)據(jù)消消失失下次次工工作作仍仍需需重重新新裝裝載載8.8在在系系統(tǒng)統(tǒng)可可編編程程通通用用數(shù)數(shù)字字開開關(guān)關(guān)（（ispGDS））ispGDS22的結(jié)結(jié)構(gòu)構(gòu)框框圖圖8.9PLD的的編編程程以上上各各種種PLD均均需需離離線線進(jìn)進(jìn)行行編編程程操操作作，，使使用用開開發(fā)發(fā)系系統(tǒng)統(tǒng)一、、開開發(fā)發(fā)系系統(tǒng)統(tǒng)硬件件：：計(jì)計(jì)算算機(jī)機(jī)+編編程程器器軟件件：：開開發(fā)發(fā)環(huán)環(huán)境境（（軟軟件件平平臺臺））VHDL,Verilog真值值表表，，方方程程式式，，電電路路邏邏輯輯圖圖（（Schematic））狀態(tài)態(tài)轉(zhuǎn)轉(zhuǎn)換換圖圖（（FSM））二、、步步驟驟抽象象（（系系統(tǒng)統(tǒng)設(shè)設(shè)計(jì)計(jì)采采用用Top-Down的的設(shè)設(shè)計(jì)計(jì)方方法法））選定定PLD選定定開開發(fā)發(fā)系系統(tǒng)統(tǒng)編寫寫源源程程序序（（或或輸輸入入文文件件））調(diào)試試，，運(yùn)運(yùn)行行仿仿真真，，產(chǎn)產(chǎn)生生下下載載文文件件下載載測試試isp器器件件的的編編程程接接口口（（Lattice））開發(fā)發(fā)環(huán)境境使用用ispPLD的的優(yōu)優(yōu)點(diǎn)點(diǎn)：：*不不再再需需要要專專用用編編程程器器*為為硬硬件件的的軟軟件件化化提提供供可可能能*為為實(shí)實(shí)現(xiàn)現(xiàn)硬硬件件的的遠(yuǎn)遠(yuǎn)程程構(gòu)構(gòu)建建