一種CCDL的FPGA設(shè)計(jì)與實(shí)現(xiàn)

一種CCDL的FPGA設(shè)計(jì)與實(shí)現(xiàn)魏艷艷;田澤;王宣明【摘要】Thevehiclemanagementsystemrequiresthehighestsecurity,ascertainmentandreliabilityinfuture,andtheredundancytechniquecansatisfythesystem'srequirement.ButtheCrossChannelDataLink(CCDL)isimportantfordataandinformationexchangea-mongredundancycomputers.Alsoitisakeycomponenttoguaranteetheredundancyvehiclemanagementcomputer'snormaloperation.Basedonthesystem'sperformancedemandsoftreble-redundancyplanemanagement,thestructureoftheCCDLhardwarelogicdesignisgiven.ThenthekeyfunctionsoftheCCDLareanalyzedanddesigned.Ancrosschanneldatalinkwhichtransmitsreliablybypointtopointandpreventsfromfaultspreadonthe1394busisdesigned,andtheCCDLisrealizedandvalidatedonFPGA.Theexperimentre-sultsindicatethattheCCDLdesigncanfulfillthesystemapplicationrequestswiththehighefficiencyandreliability.%多余度技術(shù)能夠滿足飛機(jī)管理系統(tǒng)中高安全性、確定性和可靠性的需求，而交叉通道數(shù)據(jù)鏈路(CCDL)是余度計(jì)算機(jī)之間進(jìn)行數(shù)據(jù)和信息交換的重要途徑，是保證余度飛機(jī)管理計(jì)算機(jī)正常運(yùn)轉(zhuǎn)的關(guān)鍵部件。文中基于三余度飛機(jī)管理計(jì)算機(jī)系統(tǒng)需求，給出CCDL硬件邏輯設(shè)計(jì)的體系架構(gòu)，對(duì)CCDL的關(guān)鍵點(diǎn)進(jìn)行分析，設(shè)計(jì)了一種在1394總線上進(jìn)行點(diǎn)對(duì)點(diǎn)可靠傳輸、防止故障蔓延的交叉通道數(shù)據(jù)鏈路，并進(jìn)行了FPGA實(shí)現(xiàn)和驗(yàn)證。實(shí)驗(yàn)結(jié)果表明，該設(shè)計(jì)能夠高效可靠地滿足系統(tǒng)的應(yīng)用要求。【期刊名稱】《計(jì)算機(jī)技術(shù)與發(fā)展》【年(勤期】2014(000)005【總頁(yè)數(shù)】5頁(yè)(P120-124)【關(guān)鍵詞】三余度;交叉通道數(shù)據(jù)鏈路;可靠性；FPGA【作者】魏艷艷;田澤;王宣明【作者單位】中國(guó)航空計(jì)算技術(shù)研究所，陜西西安710068;中國(guó)航空計(jì)算技術(shù)研究所，陜西西安710068;中國(guó)航空計(jì)算技術(shù)研究所，陜西西安710068【正文語(yǔ)種】中文【中圖分類】TP39隨著航空電子產(chǎn)業(yè)的飛速發(fā)展，飛機(jī)管理系統(tǒng)對(duì)安全性、確定性、可靠性等要求也越來(lái)越高。在現(xiàn)代飛行控制系統(tǒng)中,多余度技術(shù)能夠滿足該系統(tǒng)的需求。而交叉通道數(shù)據(jù)鏈路(CrossChannelDataLink,CCDL)是余度計(jì)算機(jī)之間進(jìn)行數(shù)據(jù)和信息交換的重要途徑，是保證余度飛行控制系統(tǒng)正常運(yùn)轉(zhuǎn)的關(guān)鍵部件。飛機(jī)管理系統(tǒng)一般采用三余度設(shè)計(jì)［1-3］,每個(gè)余度中使用三條總線，每條總線獨(dú)立通信，總線采用環(huán)形(Bus1和Bus2,能夠容忍一次節(jié)點(diǎn)連接的故障)和樹(shù)形結(jié)構(gòu)(Bus3),余度之間使用CCDL方式的樹(shù)形結(jié)構(gòu)［4-5］。余度管理系統(tǒng)包括:同步、交叉數(shù)據(jù)傳輸、故障綜合、輸入數(shù)據(jù)表決監(jiān)控、輸出數(shù)據(jù)表決監(jiān)控等［6］。文中基于三余度飛機(jī)管理計(jì)算機(jī)系統(tǒng)，設(shè)計(jì)了一種點(diǎn)對(duì)點(diǎn)、可靠數(shù)據(jù)傳輸、具有防止故障蔓延的交叉通道數(shù)據(jù)鏈路。系統(tǒng)由3臺(tái)飛機(jī)管理計(jì)算機(jī)(VMC)和一臺(tái)基本飛行控制計(jì)算機(jī)(BFCC)組成,每臺(tái)計(jì)算機(jī)都有獨(dú)立的數(shù)據(jù)處理系統(tǒng)。如圖1所示,CCDL實(shí)現(xiàn)各個(gè)VMC以及BFCC之間的數(shù)據(jù)交叉?zhèn)鬏敚瑸榱讼ǖ篱g的影響,防止故障蔓延,CCDL設(shè)計(jì)采用點(diǎn)對(duì)點(diǎn)的方式。每臺(tái)VMC的CCDL采用4條1394[7]總線，包含1條發(fā)送總線,3條接收總線，每條總線支持速率400Mbps[8]。4條1394總線相互獨(dú)立,互不影響。體系結(jié)構(gòu)如圖2所示。處理器通過(guò)1394總線與CCDL交換信息。CCDL采用1發(fā)3收結(jié)構(gòu)，每條總線均有獨(dú)立的鏈路層、物理層、變壓器以及獨(dú)立的存儲(chǔ)器地址空間、獨(dú)立的鏈路層配置，任何接口故障均不會(huì)蔓延。VMC的CCDL數(shù)據(jù)傳輸來(lái)自兩個(gè)方面，一方面來(lái)自于本通道VMC主機(jī)的傳輸要求,另一方面來(lái)自于系統(tǒng)總線接收到的數(shù)據(jù)傳輸?shù)狡渌ǖ繴MC的要求。VMC主機(jī)的CCDL傳輸要求由VMC主機(jī)控制,根據(jù)主機(jī)的要求發(fā)送稱作處理器發(fā)送消息。對(duì)部分來(lái)自系統(tǒng)總線接收到的遠(yuǎn)程節(jié)點(diǎn)的數(shù)據(jù),CCDL具有自主數(shù)據(jù)傳輸?shù)哪芰ΨQ作自主轉(zhuǎn)發(fā)消息。接收消息是來(lái)自其他VMC上的處理器發(fā)送消息和自主轉(zhuǎn)發(fā)消息。CCDL-FPGA除了進(jìn)行VMC之間數(shù)據(jù)傳輸之外，還采集模擬量和離散量、進(jìn)行電源監(jiān)控及通道故障邏輯的實(shí)現(xiàn)，重點(diǎn)從以下3個(gè)方面實(shí)現(xiàn)VMC之間的數(shù)據(jù)傳輸。處理器消息發(fā)送。如圖2所示，處理器消息發(fā)送時(shí)，由軟件將消息內(nèi)容填入片內(nèi)DPRAM,然后使能發(fā)送消息，發(fā)送調(diào)度控制模塊查詢到有處理器發(fā)送消息，則進(jìn)行調(diào)度，從DPRAM中取出數(shù)據(jù)，寫入處理器FIFO電處理器FIFO寫滿后，發(fā)送控制模塊再?gòu)脑揊IFO中讀出數(shù)據(jù),并發(fā)送到總線上。自主轉(zhuǎn)發(fā)消息發(fā)送。如圖2所示啟主轉(zhuǎn)發(fā)消息經(jīng)系統(tǒng)總線從轉(zhuǎn)發(fā)消息接口,寫入CCDL的自主轉(zhuǎn)發(fā)FIFO中,發(fā)送調(diào)度控制模塊查詢到該FIFO非空，則進(jìn)行發(fā)送消息調(diào)度,發(fā)送控制模塊從轉(zhuǎn)發(fā)FIFO中讀出數(shù)據(jù)，從FIFO中取出數(shù)據(jù)，發(fā)送到總線上。接收消息。如圖2所示,軟件首先要初始化接收消息ID配置表,CCDL-FPGA接收到消息時(shí)，接收調(diào)度控制模塊進(jìn)行接收消息調(diào)度，調(diào)度到有接收消息，接收節(jié)點(diǎn)控制模塊通過(guò)查詢消息ID配置表，將接收到的消息存儲(chǔ)到DPRAM相應(yīng)的位置中。消息接收完成后，接著進(jìn)行下一個(gè)接收節(jié)點(diǎn)的消息調(diào)度。3.1總線初始化配置總線初始化過(guò)程中,包括反跳延遲、總線復(fù)位、速度協(xié)商、樹(shù)標(biāo)識(shí)、自標(biāo)識(shí)?？偩€初始化配置完成后,擁有最大節(jié)點(diǎn)ID的為根節(jié)點(diǎn)［9-10］。系統(tǒng)要求上電后，發(fā)送節(jié)點(diǎn)為根節(jié)點(diǎn)。因此，在發(fā)送節(jié)點(diǎn)初始化過(guò)程中，由FPGA邏輯自動(dòng)配置節(jié)點(diǎn)物理層芯片的強(qiáng)制根節(jié)點(diǎn)位,發(fā)起一次總線短復(fù)位，完成強(qiáng)制根節(jié)點(diǎn)的設(shè)置。每當(dāng)總線復(fù)位發(fā)生時(shí)，系統(tǒng)要求CCDL-FPGA能正確獲取節(jié)點(diǎn)拓?fù)湫畔⑶夷苷９ぷ?。這就要保證在總線復(fù)位發(fā)生后,鏈路層芯片具備通信的能力。因此，初始化配置完成后，一直檢測(cè)總線復(fù)位，只要總線復(fù)位發(fā)生，就重新配置有關(guān)通信的鏈路層寄存器,并獲取節(jié)點(diǎn)拓?fù)湫畔ⅰ?.2消息調(diào)度機(jī)制發(fā)送消息有兩類，處理器發(fā)送消息和自主轉(zhuǎn)發(fā)消息。接收消息為3個(gè)接收節(jié)點(diǎn)的消息、。為了保證每種消息都能公平地使用總線，且關(guān)鍵消息能有效地發(fā)送出去，不至于出現(xiàn)一直在發(fā)送某種消息，而另外的消息發(fā)不出去或者接收不到的情況。文獻(xiàn)［11-13］針對(duì)網(wǎng)絡(luò)中不同的服務(wù)，研究并分析隊(duì)列調(diào)度算法，其中輪詢調(diào)度算法適應(yīng)于無(wú)優(yōu)先級(jí)的隊(duì)列服務(wù)。因此，該設(shè)計(jì)采用輪詢調(diào)度算法，實(shí)現(xiàn)消息的調(diào)度。發(fā)送消息和接收消息分開(kāi)存儲(chǔ)（發(fā)送消息使用片內(nèi)DPRAM存儲(chǔ)，接收消息使用片外DPRAM存儲(chǔ)），且二者調(diào)度也分開(kāi)，這樣發(fā)送消息和接收消息互不干涉,互不影響，能夠?qū)崿F(xiàn)高效的發(fā)送或者接收，還能有效地防止故障蔓延。發(fā)送消息分為一級(jí)調(diào)度和二級(jí)調(diào)度，第一級(jí)為兩類發(fā)送消息的調(diào)度，第二級(jí)為處理器發(fā)送消息的調(diào)度。圖3所示為兩類發(fā)送消息的調(diào)度流程。上電后，等待鏈路層配置完成燃后輪詢?nèi)ゲ樵?，查詢到有哪類消息，就啟?dòng)相應(yīng)消息的發(fā)送。圖4所示為處理器發(fā)送消息的調(diào)度流程。圖中,每條消息調(diào)度的前提條件是一級(jí)調(diào)度為處理器發(fā)送消息。每條消息發(fā)送完成后都會(huì)再次判斷一級(jí)調(diào)度是否為處理器發(fā)送消息，且將該消息查詢標(biāo)志的對(duì)應(yīng)位置為1,保證輪詢調(diào)度發(fā)送消息時(shí)，每條消息調(diào)度的機(jī)會(huì)均等。其中，查詢標(biāo)志（表示每條消息查詢的狀態(tài)）初始值為0,在一次輪詢判斷中，查詢過(guò)某條消息后,就不在調(diào)度該條消息。每次輪詢消息調(diào)度時(shí),必須判斷該消息查詢標(biāo)志為0且該消息有發(fā)送請(qǐng)求，只有該條件滿足才會(huì)調(diào)度發(fā)送該條消息。接收消息的調(diào)度類似發(fā)送消息的調(diào)度,也是輪詢?nèi)ゲ?個(gè)接收節(jié)點(diǎn)是否有接收消息,有則進(jìn)行接收，否則，進(jìn)行下一個(gè)節(jié)點(diǎn)的查詢。3.3接收消息存儲(chǔ)控制接收消息按照消息ID配置表查詢接收。邏輯接收到消息，將接收到的消息ID和消MID配置表依次對(duì)比，只要查詢到,就不再往下查詢，存儲(chǔ)到對(duì)應(yīng)的存儲(chǔ)區(qū)位置。對(duì)于消息ID不匹配的情況（包含兩種，接收消息ID號(hào)為配置表中消息ID的缺省值;接收消息ID號(hào)與配置表中消息ID都不匹配）,則丟掉該消息，不進(jìn)行存儲(chǔ)。具體過(guò)程如圖5所示。消息ID采用配置表存儲(chǔ)的形式，這樣可以提高軟件效率和系統(tǒng)安全性，而且邏輯實(shí)現(xiàn)電路簡(jiǎn)單。接收消息采用雙緩沖的DPRAM存儲(chǔ)。DPRAM提供了兩個(gè)端口獨(dú)立的控制保證所有存儲(chǔ)單元都能被獨(dú)立地訪問(wèn)到。每條消息采用雙緩沖機(jī)制保證主機(jī)、邏輯同時(shí)訪問(wèn)同一單元不會(huì)沖突、競(jìng)爭(zhēng)。接收存儲(chǔ)區(qū)的雙緩沖控制機(jī)制是，每個(gè)接收節(jié)點(diǎn)使用接收消息存儲(chǔ)標(biāo)志寄存器,表示接收消息區(qū)的接收位置,主機(jī)處理器通過(guò)分別讀取每條接收消息的存儲(chǔ)標(biāo)志寄存器得到該消息的存儲(chǔ)位置，并從對(duì)應(yīng)存儲(chǔ)區(qū)讀取接收消息內(nèi)容。接收邏輯負(fù)責(zé)填寫接收消息存儲(chǔ)標(biāo)志寄存器，初始值為0（表示緩沖區(qū)0）,接收邏輯第一次接收到該消息后，默認(rèn)填入緩沖區(qū)1,搬運(yùn)完成并填寫接收狀態(tài)字后，接收邏輯置對(duì)應(yīng)的接收消息存儲(chǔ)標(biāo)志寄存器為1,之后接收邏輯采用乒乓操作，每次填寫數(shù)據(jù)包完成后置相應(yīng)的接收消息存儲(chǔ)標(biāo)志寄存器為相應(yīng)的緩沖區(qū)。具體過(guò)程如圖6所示。3.4容錯(cuò)機(jī)制故障診斷與容錯(cuò)邏輯設(shè)計(jì)能夠最大限度地提高完成任務(wù)的可靠性和飛行安全性[14-15],因此,CCDL-FPGA邏輯在發(fā)送消息和接收消息時(shí)都做了相應(yīng)的容錯(cuò)處理。對(duì)處理器發(fā)送消息和自主轉(zhuǎn)發(fā)消息進(jìn)行1394頭校驗(yàn)。如果1394頭錯(cuò)誤，則取消發(fā)送并將1394頭錯(cuò)誤信息存儲(chǔ)下來(lái)，供主機(jī)查詢;若邏輯不取消該包的發(fā)送，鏈路層芯片認(rèn)為不是異步流包，則無(wú)法響應(yīng)該包的發(fā)送,會(huì)導(dǎo)致通信不正常,影響正常包的發(fā)送。對(duì)處理器發(fā)送消息的內(nèi)容（除1394頭外）進(jìn)行VPC（縱向奇偶校驗(yàn)）計(jì)算后,將VPC值添加到包尾進(jìn)行發(fā)送。接收節(jié)點(diǎn)接收到消息后,進(jìn)行VPC校驗(yàn),VPC錯(cuò)誤時(shí),上報(bào)主機(jī),供主機(jī)查詢。接收節(jié)點(diǎn)接收消息采用固定長(zhǎng)度存儲(chǔ)分配，如果接收到的消息超過(guò)規(guī)定的長(zhǎng)度，主機(jī)沒(méi)有及時(shí)獲取,勢(shì)必會(huì)影響其他包的正確性。因此，將消息超過(guò)規(guī)定長(zhǎng)度的內(nèi)容截掉，并置接收消息長(zhǎng)度錯(cuò)誤，上報(bào)主機(jī),供主機(jī)查詢。為了適應(yīng)飛機(jī)管理系統(tǒng)上電時(shí)間短、功耗低等特點(diǎn)，使用ACTEL公司提供的FPGA編程工具LiberoIDEv9.1進(jìn)行綜合、仿真、布局布線、時(shí)序分析、優(yōu)化，得到正確的結(jié)果后,將生成的網(wǎng)表文件下載到FPGA中,完成設(shè)計(jì)的物理實(shí)現(xiàn)，并進(jìn)行功能和性能測(cè)試。文中在三余度飛機(jī)管理系統(tǒng)中進(jìn)行了CCDL體系結(jié)構(gòu)的設(shè)計(jì)，并對(duì)CCDL關(guān)鍵功能點(diǎn)進(jìn)行分析和設(shè)計(jì)，然后采用ACTEL綜合工具進(jìn)行物理實(shí)現(xiàn)，在實(shí)驗(yàn)室進(jìn)行ESS實(shí)驗(yàn)，對(duì)CCDL各項(xiàng)功能進(jìn)行充分的FPGA驗(yàn)證。實(shí)驗(yàn)結(jié)果表明,CCDL各項(xiàng)功能正確。而且在系統(tǒng)聯(lián)調(diào)現(xiàn)場(chǎng),VMC之間CCDL能正確傳輸數(shù)據(jù)和通道故障邏輯信息。這都表明該CCDL設(shè)計(jì)能夠高效可靠地完成系統(tǒng)所要求的功能。在實(shí)際相關(guān)應(yīng)用中，該CCDL設(shè)計(jì)具有一定的參考價(jià)值?！鞠嚓P(guān)文獻(xiàn)】AGARD.Integratedvehiclemanagementsystems[R].[s.l.]:[s.n.],1996.LockheedMartin.FirstF-35vehiclemanagementcomputerdelivered[R].[s.l.]:LockheedMartin,2003.YehYC.Triple-tripleredundant777primaryflightcomputer[C]//Procofaerospaceapplicationsconference.Aspen,CO:[s.n.],1996:293-307.BaiHaowei.AnalysisofaSAEAS5643Mil-1394bbasedhigh-speedavionicsnetworkarchitectureforspaceanddefenseapplications[C]//ProcofIEEEaerospaceconference.BigSky,MT:[s.n.],2007:1-9.SAE-AS5643.IEEE-1394binterfacerequirementsformilitaryandaerospacevehicleapplications[S].[s.l.]:[s.n.],2006.齊勁松，