EDA四人搶答器設(shè)計(jì)

課程設(shè)計(jì)說(shuō)明書(shū)PAGE23目錄TOC\o"1-3"\h\u1823前言 1106981軟件及語(yǔ)言相關(guān)介紹 2290571.1quartus軟件介紹及功能 2351.2VHDL語(yǔ)言介紹 312992設(shè)計(jì)要求與說(shuō)明 5179892.1搶答器鑒別模塊 5138882.2回答計(jì)時(shí)模塊 530152.3計(jì)分模塊 567122.4頂層文件綜合模塊 59043單元模塊電路設(shè)計(jì) 711843.1搶答器鑒別模塊 765073.1.1設(shè)計(jì)原理圖 7259253.1.2編譯報(bào)告 7111903.1.3仿真結(jié)果 8164663.1.4設(shè)計(jì)說(shuō)明 8227573.2計(jì)時(shí)模塊 885523.2.1設(shè)計(jì)原理圖 843153.2.2編譯報(bào)告 9103663.2.3仿真結(jié)果 9114683.2.4設(shè)計(jì)說(shuō)明 917103.3計(jì)分模塊 10110993.3.1計(jì)分模塊原理圖 10128763.3.2編譯報(bào)告 11232293.3.3仿真結(jié)果 1153893.3.4設(shè)計(jì)說(shuō)明 11186593.4頂層文件模塊 12194573.4.1頂層模塊原理圖 12209793.4.2編譯報(bào)告 1242633.4.3仿真結(jié)果 13101433.4.4設(shè)計(jì)說(shuō)明 1323404心得體會(huì) 1416408參考文獻(xiàn) 154941附錄頂層文件源程序 16前言現(xiàn)代電子產(chǎn)品幾乎滲透了社會(huì)的各個(gè)領(lǐng)域EDA技術(shù)是電子設(shè)計(jì)的發(fā)展趨勢(shì)，EDA工具從數(shù)字系統(tǒng)設(shè)計(jì)的單一領(lǐng)域，應(yīng)用范圍已涉及模擬、微波等多個(gè)領(lǐng)域，可實(shí)現(xiàn)各個(gè)領(lǐng)域電子系統(tǒng)設(shè)計(jì)的測(cè)試、設(shè)計(jì)仿真和布局布線等。設(shè)計(jì)者只要完成對(duì)電子系統(tǒng)的功能描述，就可利用計(jì)算機(jī)和EDA工具，進(jìn)行設(shè)計(jì)處理，最終得到設(shè)計(jì)結(jié)果。隨著大規(guī)模集成電路技術(shù)和計(jì)算機(jī)技術(shù)的不斷發(fā)展，即便是普通的電子產(chǎn)品的開(kāi)發(fā)，EDA技術(shù)常常使一些原來(lái)的技術(shù)瓶頸得以輕松突破，從而使產(chǎn)品的開(kāi)發(fā)周期大為縮短、性?xún)r(jià)比大幅度提高。不言而喻，EDA技術(shù)將迅速成為電子設(shè)計(jì)領(lǐng)域中的極其重要的組成部分。從目前的EDA技術(shù)來(lái)看，其發(fā)展趨勢(shì)是政府重視、使用普及、應(yīng)用廣泛、工具多樣、軟件功能強(qiáng)大。在信息通信領(lǐng)域，要優(yōu)先發(fā)展高速寬帶信息網(wǎng)、深亞微米集成電路、新型元器件、計(jì)算機(jī)及軟件技術(shù)、第三代移動(dòng)通信技術(shù)、信息管理、信息安全技術(shù)，積極開(kāi)拓以數(shù)字技術(shù)、網(wǎng)絡(luò)技術(shù)為基礎(chǔ)的新一代信息產(chǎn)品，發(fā)展新興產(chǎn)業(yè)，培育新的經(jīng)濟(jì)增長(zhǎng)點(diǎn)。這次設(shè)計(jì)的題目為四人搶答器，主要從搶答、計(jì)分和計(jì)時(shí)模塊加以設(shè)計(jì)，然后將之綜合起來(lái)，搶答共分四路，當(dāng)有一路搶答成功之后將封鎖其他路的搶答請(qǐng)求消息，直至主持人按下復(fù)位鍵并開(kāi)始新一輪的搶答。計(jì)時(shí)部分主持人可以通過(guò)外部按鈕自動(dòng)設(shè)置計(jì)時(shí)的初始值，最大計(jì)時(shí)為59s，并且計(jì)時(shí)結(jié)束時(shí)帶有警報(bào)信號(hào)以起到警示的作用，若時(shí)間未到還可通過(guò)外部按鍵防止警報(bào)信號(hào)響起。計(jì)分部分對(duì)于鎖定的選手每答對(duì)一題加一分，答錯(cuò)一題減一分，其他選手的分不變，對(duì)于選手的鎖定通過(guò)前面搶答模塊的臺(tái)數(shù)顯示狀態(tài)的傳遞來(lái)實(shí)現(xiàn)。通過(guò)用VHDL語(yǔ)言對(duì)每個(gè)模塊的功能加以實(shí)現(xiàn)，最后撰寫(xiě)頂層文件將每個(gè)分模塊加以綜合使之成為一個(gè)整體。用VHDL語(yǔ)言編寫(xiě)各模塊的功能，實(shí)現(xiàn)現(xiàn)實(shí)的模擬，然后用波形圖對(duì)每個(gè)模塊進(jìn)行仿真，以檢驗(yàn)設(shè)計(jì)VHDL代碼的正誤并對(duì)程序不斷改進(jìn)，直至仿真波形達(dá)到理想的效果，最后將代碼通過(guò)管腳鎖定下載到硬件實(shí)驗(yàn)箱上，用硬件顯示進(jìn)一步檢驗(yàn)設(shè)計(jì)的效果。這次我們使用的是CycloneⅢ實(shí)驗(yàn)箱，型號(hào)是EP3C40Q240C8，共有240個(gè)引腳。1軟件及語(yǔ)言相關(guān)介紹1.1quartus軟件介紹及功能QuartusII是Altera公司的綜合性PLD/FPGA開(kāi)發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL（AlteraHardwareDescriptionLanguage）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。QuartusII可以在XP、Linux以及Unix上使用，除了可以使用Tcl腳本完成設(shè)計(jì)流程外，提供了完善的用戶圖形界面設(shè)計(jì)方式。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。QuartusII支持Altera的IP核，包含了LPM/MegaFunction宏功能模塊庫(kù)，使用戶可以充分利用成熟的模塊，簡(jiǎn)化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。對(duì)第三方EDA工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三方EDA工具。此外，QuartusII通過(guò)和DSPBuilder工具與Matlab/Simulink相結(jié)合，可以方便地實(shí)現(xiàn)各種DSP應(yīng)用系統(tǒng)；支持Altera的片上可編程系統(tǒng)（SOPC）開(kāi)發(fā)，集系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件開(kāi)發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開(kāi)發(fā)平臺(tái)。MaxplusII作為Altera的上一代PLD設(shè)計(jì)軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。目前Altera已經(jīng)停止了對(duì)MaxplusII的更新支持，QuartusII與之相比不僅僅是支持器件類(lèi)型的豐富和圖形界面的改變。Altera在QuartusII中包含了許多諸如SignalTapII、ChipEditor和RTLViewer的設(shè)計(jì)輔助工具，集成了SOPC和HardCopy設(shè)計(jì)流程，并且繼承了MaxplusII友好的圖形界面及簡(jiǎn)便的使用方法。AlteraQuartusII作為一種可編程邏輯的設(shè)計(jì)環(huán)境,由于其強(qiáng)大的設(shè)計(jì)能力和直觀易用的接口，越來(lái)越受到數(shù)字系統(tǒng)設(shè)計(jì)者的歡迎。QuartusII提供了完全集成且與電路結(jié)構(gòu)無(wú)關(guān)的開(kāi)發(fā)包環(huán)境，具有數(shù)字邏輯設(shè)計(jì)的全部特性，包括：可利用原理圖、結(jié)構(gòu)框圖、VerilogHDL、AHDL和VHDL完成電路描述，并將其保存為設(shè)計(jì)實(shí)體文件；芯片（電路）平面布局連線編輯；LogicLock增量設(shè)計(jì)方法，用戶可建立并優(yōu)化系統(tǒng)，然后添加對(duì)原始系統(tǒng)的性能影響較小或無(wú)影響的后續(xù)模塊；功能強(qiáng)大的邏輯綜合工具；完備的電路功能仿真與時(shí)序邏輯仿真工具；定時(shí)/時(shí)序分析與關(guān)鍵路徑延時(shí)分析；可使用SignalTapII邏輯分析工具進(jìn)行嵌入式的邏輯分析；支持軟件源文件的添加和創(chuàng)建，并將它們鏈接起來(lái)生成編程文件；使用組合編譯方式可一次完成整體設(shè)計(jì)流程；自動(dòng)定位編譯錯(cuò)誤；高效的期間編程與驗(yàn)證工具；可讀入標(biāo)準(zhǔn)的EDIF網(wǎng)表文件、VHDL網(wǎng)表文件和Verilog網(wǎng)表文件；能生成第三方EDA軟件使用的VHDL網(wǎng)表文件和Verilog網(wǎng)表文件。1.2VHDL語(yǔ)言介紹VHDL的英文全名是Very-High-SpeedIntegratedCircuitHardwareDescriptionLanguage，誕生于1982年。1987年底，VHDL被IEEE和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語(yǔ)句外，VHDL的語(yǔ)言形式和描述風(fēng)格與句法是十分類(lèi)似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱(chēng)設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱(chēng)可視部分，及端口）和內(nèi)部（或稱(chēng)不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開(kāi)發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。VHDL語(yǔ)言能夠成為標(biāo)準(zhǔn)化的硬件描述語(yǔ)言并獲得廣泛應(yīng)用，它自身必然具有很多其他硬件描述語(yǔ)言所不具備的優(yōu)點(diǎn)。歸納起來(lái)，VHDL語(yǔ)言主要具有以下優(yōu)點(diǎn)：（1）VHDL語(yǔ)言功能強(qiáng)大，設(shè)計(jì)方式多樣VHDL語(yǔ)言具有強(qiáng)大的語(yǔ)言結(jié)構(gòu)，只需采用簡(jiǎn)單明確的VHDL語(yǔ)言程序就可以描述十分復(fù)雜的硬件電路。同時(shí)，它還具有多層次的電路設(shè)計(jì)描述功能。此外，VHDL語(yǔ)言能夠同時(shí)支持同步電路、異步電路和隨機(jī)電路的設(shè)計(jì)實(shí)現(xiàn)，這是其他硬件描述語(yǔ)言所不能比擬的。VHDL語(yǔ)言設(shè)計(jì)方法靈活多樣，既支持自頂向下的設(shè)計(jì)方式，也支持自底向上的設(shè)計(jì)方法；既支持模塊化設(shè)計(jì)方法，也支持層次化設(shè)計(jì)方法。（2）VHDL語(yǔ)言具有強(qiáng)大的硬件描述能力VHDL語(yǔ)言具有多層次的電路設(shè)計(jì)描述功能，既可描述系統(tǒng)級(jí)電路，也可以描述門(mén)級(jí)電路；描述方式既可以采用行為描述、寄存器傳輸描述或者結(jié)構(gòu)描述，也可以采用三者的混合描述方式。同時(shí)，VHDL語(yǔ)言也支持慣性延遲和傳輸延遲，這樣可以準(zhǔn)確地建立硬件電路的模型。VHDL語(yǔ)言的強(qiáng)大描述能力還體現(xiàn)在它具有豐富的數(shù)據(jù)類(lèi)型。VHDL語(yǔ)言既支持標(biāo)準(zhǔn)定義的數(shù)據(jù)類(lèi)型，也支持用戶定義的數(shù)據(jù)類(lèi)型，這樣便會(huì)給硬件描述帶來(lái)較大的自由度。（3）VHDL語(yǔ)言具有很強(qiáng)的移植能力VHDL語(yǔ)言很強(qiáng)的移植能力主要體現(xiàn)在：對(duì)于同一個(gè)硬件電路的VHDL語(yǔ)言描述，它可以從一個(gè)模擬器移植到另一個(gè)模擬器上、從一個(gè)綜合器移植到另一個(gè)綜合器上或者從一個(gè)工作平臺(tái)移植到另一個(gè)工作平臺(tái)上去執(zhí)行。（4）VHDL語(yǔ)言的設(shè)計(jì)描述與器件無(wú)關(guān)采用VHDL語(yǔ)言描述硬件電路時(shí)，設(shè)計(jì)人員并不需要首先考慮選擇進(jìn)行設(shè)計(jì)的器件。這樣做的好處是可以使設(shè)計(jì)人員集中精力進(jìn)行電路設(shè)計(jì)的優(yōu)化，而不需要考慮其他的問(wèn)題。當(dāng)硬件電路的設(shè)計(jì)描述完成以后，VHDL語(yǔ)言允許采用多種不同的器件結(jié)構(gòu)來(lái)實(shí)現(xiàn)。（5）VHDL語(yǔ)言程序易于共享和復(fù)用VHDL語(yǔ)言采用基于庫(kù)(library)的設(shè)計(jì)方法。在設(shè)計(jì)過(guò)程中，設(shè)計(jì)人員可以建立各種可再次利用的模塊，一個(gè)大規(guī)模的硬件電路的設(shè)計(jì)不可能從門(mén)級(jí)電路開(kāi)始一步步地進(jìn)行設(shè)計(jì)，而是一些模塊的累加。這些模塊可以預(yù)先設(shè)計(jì)或者使用以前設(shè)計(jì)中的存檔模塊，將這些模塊存放在庫(kù)中，就可以在以后的設(shè)計(jì)中進(jìn)行復(fù)用。由于VHDL語(yǔ)言是一種描述、模擬、綜合、優(yōu)化和布線的標(biāo)準(zhǔn)硬件描述語(yǔ)言，因此它可以使設(shè)計(jì)成果在設(shè)計(jì)人員之間方便地進(jìn)行交流和共享，從而減小硬件電路設(shè)計(jì)的工作量，縮短開(kāi)發(fā)周期。2設(shè)計(jì)要求與說(shuō)明本設(shè)計(jì)共分為三大模塊：搶答器鑒別模塊、回答計(jì)時(shí)模塊、記分模塊，最后是頂層文件綜合模塊。2.1搶答器鑒別模塊在這個(gè)模塊中主要實(shí)現(xiàn)搶答過(guò)程中的搶答功能，可以記錄搶答者的臺(tái)號(hào)，并且能實(shí)現(xiàn)當(dāng)有一路搶答按鍵按下時(shí)，該路搶答信號(hào)將其余各路搶答信號(hào)封鎖并發(fā)出警報(bào)的的功能，直至主持人按下復(fù)位鍵警報(bào)聲停止，在主持人的允許下開(kāi)始新一輪的搶答。其中有四個(gè)搶答信號(hào)a、b、c、d；搶答使能信號(hào)en；搶答與警報(bào)時(shí)鐘信號(hào)clk；系統(tǒng)復(fù)位信號(hào)rst；搶答臺(tái)號(hào)狀態(tài)顯示信號(hào)state；警報(bào)信號(hào)ring。2.2回答計(jì)時(shí)模塊在這個(gè)模塊中主要實(shí)現(xiàn)回答開(kāi)始后的計(jì)時(shí)功能，時(shí)間以倒計(jì)時(shí)顯示，當(dāng)顯示00時(shí)警報(bào)響起以提醒時(shí)間選手到停止回答，當(dāng)主持人按下復(fù)位鍵后警報(bào)解除且時(shí)間顯示初始值，如果時(shí)間未到參賽選手回答完，此時(shí)主持人按下停止鍵以防止警報(bào)響起并且時(shí)間顯示初始值，同時(shí)主持人還可以通過(guò)兩個(gè)按鍵分別對(duì)個(gè)位和十位的初始值進(jìn)行設(shè)置，可以根據(jù)實(shí)際情況確定回答時(shí)間的長(zhǎng)短，以免造成時(shí)間的浪費(fèi)。其中有計(jì)時(shí)脈沖信號(hào)clk，使能信號(hào)en1，復(fù)位信號(hào)rst，回答完時(shí)間未到計(jì)時(shí)停止信號(hào)stop，計(jì)時(shí)時(shí)間預(yù)設(shè)置信號(hào)ta、tb，其中ta、tb分別對(duì)個(gè)位和十位進(jìn)行控制，并且按一下相應(yīng)位數(shù)字減1，以及時(shí)間預(yù)設(shè)置使能信號(hào)lad，只有高電平時(shí)有效，輸出警報(bào)信號(hào)warn，兩位時(shí)間顯示輸出digit1、digit2。2.3計(jì)分模塊在這個(gè)模塊中主要對(duì)各位選手的得分進(jìn)行控制，答對(duì)一題加一分，答錯(cuò)一題減一分，否則沒(méi)有變化。其中主要有輸入脈沖信號(hào)clk，復(fù)位信號(hào)rst2以對(duì)選手的分?jǐn)?shù)進(jìn)行初始化，加減分使能信號(hào)en，加減分控制信號(hào)add，參賽選手臺(tái)號(hào)顯示信號(hào)state，輸出有a、b、c、d分?jǐn)?shù)顯示信號(hào)a_out、b_out、c_out、d_out。2.4頂層文件綜合模塊在這個(gè)模塊中主要將前三個(gè)模塊進(jìn)行例化，把這三個(gè)模塊綜合起來(lái)，使之成為一個(gè)整體以完成整個(gè)搶答器的設(shè)計(jì)。其中輸入信號(hào)主要包括四個(gè)參賽選手控制端a、b、c、d，脈沖信號(hào)clk，控制搶答和計(jì)分部分的使能端en，控制計(jì)時(shí)部分的使能端en1，控制搶答和計(jì)時(shí)部分的復(fù)位端rst，控制計(jì)分部分的復(fù)位端rst2，以及控制計(jì)時(shí)停止的端口stop，時(shí)間預(yù)設(shè)置信號(hào)lad、ta、tb，控制計(jì)分部分的端口add，輸出主要包括兩個(gè)警報(bào)信號(hào)端口ring、warn，參賽選手臺(tái)號(hào)顯示信號(hào)states，計(jì)時(shí)顯示信號(hào)digit1、digit2，以及分?jǐn)?shù)顯示部分四個(gè)端口a_out、b_out、c_out、d_out，最重要的是要將搶答部分的輸出state端口作為計(jì)分模塊的輸入進(jìn)行輸入以對(duì)選手信息進(jìn)行鎖定。3單元模塊電路設(shè)計(jì)3.1搶答器鑒別模塊3.1.1設(shè)計(jì)原理圖圖3-1搶答器模塊原理圖3.1.2編譯報(bào)告圖3-2搶答模塊編譯報(bào)告3.1.3仿真結(jié)果圖3-3搶答模塊仿真圖3.1.4設(shè)計(jì)說(shuō)明當(dāng)主持人按下復(fù)位鍵rst后，警報(bào)信號(hào)停止鳴叫，搶答臺(tái)號(hào)狀態(tài)顯示0；當(dāng)主持人按下?lián)尨鹦盘?hào)en后，搶答開(kāi)始，四位參賽選手開(kāi)始搶答，有一路搶答成功后將封鎖其它路得搶答信號(hào)，此時(shí)警報(bào)聲響起并顯示搶答成功選手的臺(tái)號(hào)。主持人按下復(fù)位鍵后顯示狀態(tài)復(fù)位又開(kāi)始等待下一輪的搶答。3.2計(jì)時(shí)模塊3.2.1設(shè)計(jì)原理圖圖3-4計(jì)時(shí)模塊原理圖3.2.2編譯報(bào)告圖3-5計(jì)時(shí)模塊編譯報(bào)告3.2.3仿真結(jié)果圖3-6計(jì)時(shí)模塊仿真圖3.2.4設(shè)計(jì)說(shuō)明最大計(jì)時(shí)時(shí)間為59s，按下復(fù)位鍵rst以及計(jì)時(shí)停止信號(hào)stop后時(shí)間顯示59s，同時(shí)將警報(bào)解除，然后將使能信號(hào)lad置高電平后就可以通過(guò)ta、tb對(duì)時(shí)間初始值進(jìn)行手動(dòng)設(shè)置，以根據(jù)實(shí)際情況選定計(jì)時(shí)時(shí)間。當(dāng)使能信號(hào)en1為高電平時(shí)就將預(yù)設(shè)置的值賦給輸出digit1、digit2，開(kāi)始以倒計(jì)時(shí)方式計(jì)數(shù)，當(dāng)顯示00時(shí)警報(bào)響起，并且回答完時(shí)間未到主持人按下stop鍵用于時(shí)間復(fù)位并防止警報(bào)響起。3.3計(jì)分模塊3.3.1計(jì)分模塊原理圖圖3-7計(jì)分模塊原理圖3.3.2編譯報(bào)告圖3-8計(jì)分模塊編譯報(bào)告3.3.3仿真結(jié)果圖3-9計(jì)分模塊仿真圖3.3.4設(shè)計(jì)說(shuō)明當(dāng)主持人按下復(fù)位信號(hào)rst2分別給四位選手賦初始值5分，在5分基礎(chǔ)上進(jìn)行加減。當(dāng)使能端en為1的時(shí)候通過(guò)控制add端口對(duì)當(dāng)前鎖定的選手進(jìn)行分?jǐn)?shù)加減控制，對(duì)于搶答成功的選手，當(dāng)選手回答正確主持人將add置高電平為選手加一分，回答錯(cuò)誤主持人將add置低電平為選手減一分，其他選手的分?jǐn)?shù)不變。當(dāng)某位選手的分?jǐn)?shù)減到0時(shí)不再減，加到最高分時(shí)進(jìn)行清零處理。3.4頂層文件模塊3.4.1頂層模塊原理圖圖3-10頂層模塊的原理圖3.4.2編譯報(bào)告圖3-11頂層模塊編譯報(bào)告3.4.3仿真結(jié)果圖3-12頂層模塊仿真圖3.4.4設(shè)計(jì)說(shuō)明本部分設(shè)計(jì)主要將前面三個(gè)模塊當(dāng)中的共同部分以及有關(guān)聯(lián)的部分聯(lián)系起來(lái)使之成為一個(gè)整體，以實(shí)現(xiàn)四路搶答器的功能，重要的是必須將搶答模塊中的輸出state作為計(jì)分模塊的輸入，以用來(lái)鎖定選手的信息，對(duì)選手的分?jǐn)?shù)進(jìn)行控制，其余各模塊的功能與前面描述的一致。心得體會(huì)這次課程設(shè)計(jì)歷時(shí)整整一個(gè)星期。通過(guò)這一個(gè)星期的課程設(shè)計(jì)，我發(fā)現(xiàn)了自己的很多不足，自己知識(shí)的很多漏洞，看到了自己的實(shí)踐經(jīng)驗(yàn)還是比較缺乏，理論聯(lián)系實(shí)際的能力還急需提高。在本設(shè)計(jì)中遇到很多難題，這些難題之所以成為設(shè)計(jì)中的攔路虎，是因?yàn)槠匠W(xué)習(xí)不夠扎實(shí)，基礎(chǔ)知識(shí)不牢固，在課程設(shè)計(jì)過(guò)程中，光有理論知識(shí)是不夠的，還必須懂一些實(shí)踐中的知識(shí)。這次的課程設(shè)計(jì)要求自己完成，但也不乏會(huì)借鑒前人的經(jīng)驗(yàn)，在前人的基礎(chǔ)上進(jìn)行改進(jìn)和調(diào)整,以實(shí)現(xiàn)本次課程設(shè)計(jì)的要求。在課程設(shè)計(jì)中一個(gè)人只知道原理是遠(yuǎn)遠(yuǎn)不夠的，必須有實(shí)踐加以提高才會(huì)更了解所學(xué)知識(shí)的深刻內(nèi)涵,而這次設(shè)計(jì)也正好鍛煉我們這一點(diǎn)，這也是非常寶貴的。本次課程設(shè)計(jì)也鞏固和加深了我對(duì)EDA基本知識(shí)的理解，提高了綜合運(yùn)用所學(xué)知識(shí)的能力，增強(qiáng)了根據(jù)課程需要選學(xué)參考資料，查閱手冊(cè)、圖表和文獻(xiàn)資料的自學(xué)能力，然后深入研究，提出方案，對(duì)比后得出最終的可行方案。同時(shí)我也初步學(xué)習(xí)到了關(guān)于課程設(shè)計(jì)的基本方法、步驟和撰寫(xiě)設(shè)計(jì)論文的格式。通過(guò)這次課程設(shè)計(jì)，我想說(shuō)：為完成這次課程設(shè)計(jì)我們確實(shí)很辛苦，但苦中仍有樂(lè)。對(duì)我而言，知識(shí)上的收獲重要，精神上的豐收更加可喜。讓我知道了學(xué)無(wú)止境的道理。我們每一個(gè)人永遠(yuǎn)不能滿足于現(xiàn)有的成就，人生就像在爬山，一座山峰的后面還有更高的山峰在等著你。挫折是一份財(cái)富，經(jīng)歷是一份擁有。這次課程設(shè)計(jì)必將成為我人生旅途上一個(gè)非常美好的回憶！通過(guò)本次課程設(shè)計(jì)，鞏固了我們學(xué)習(xí)過(guò)的專(zhuān)業(yè)知識(shí)，也使我們把理論與實(shí)踐從真正意義上結(jié)合起來(lái)，考驗(yàn)我們借助互聯(lián)網(wǎng)搜集查閱相關(guān)文獻(xiàn)資料，和組織材料的綜合能力，從中可以自我檢驗(yàn)，認(rèn)識(shí)到自己哪方面欠缺不足，以便于日后學(xué)習(xí)中的改進(jìn)、提高，對(duì)EDA中功能實(shí)現(xiàn)電路有了更進(jìn)一步的了解，并對(duì)硬件的調(diào)試掌握的熟練。感謝老師給了我們這次機(jī)會(huì)以及對(duì)我們的指導(dǎo)，在以后的學(xué)習(xí)中我們會(huì)更加的努力學(xué)習(xí)專(zhuān)業(yè)知識(shí)，并與實(shí)踐進(jìn)行結(jié)合，更好的學(xué)好自己的專(zhuān)業(yè)。在整個(gè)過(guò)程中我們的指導(dǎo)老師起著舉足輕重的作用，老師的嚴(yán)謹(jǐn)?shù)墓ぷ鲬B(tài)度是我們成功的前提，這次課程設(shè)計(jì)我得到了各位老師和同學(xué)們的精心指導(dǎo)和幫助，在此表示衷心的感謝。參考文獻(xiàn)[1]潘松，黃繼業(yè).《EDA技術(shù)與VHDL》（第三版）北京：清華大學(xué)出版社[2]楊曉慧，楊旭.《FPGA系統(tǒng)設(shè)計(jì)與實(shí)例》北京：人民郵電出版社[3]王振江.《FPGA開(kāi)發(fā)與應(yīng)用》北京：清華大學(xué)出版社[4]宋烈武，等.EDA計(jì)數(shù)實(shí)用教程.湖北科學(xué)計(jì)數(shù)出版社，2006[5]顧斌.數(shù)字電路EDA設(shè)計(jì).西安電子科技大學(xué)出版社，2004[6]李國(guó)洪，等.可編程器件EDA設(shè)計(jì)與實(shí)踐，機(jī)械工業(yè)出版社，2004附錄頂層文件源程序libraryieee;--qiangdauseieee.std_logic_1164.all;entityqiyiisport(a,b,c,d,rst,clk,en:instd_logic;state:bufferstd_logic_vector(3downto0);ring:outstd_logic);endqiyi;architecturebehofqiyiissignalst:std_logic_vector(3downto0);beginprocess(a,b,c,d,en,rst,clk)beginif(rst='1')thenring<='0';st<="0000";elsif(en='1')thenif(clk'eventandclk='1')thenif(a='1'orst(0)='1')andnot(st(1)='1'orst(2)='1'orst(3)='1')thenst(0)<='1';ring<='1';endif;if(b='1'orst(1)='1')andnot(st(0)='1'orst(2)='1'orst(3)='1')thenst(1)<='1';ring<='1';endif;if(c='1'orst(2)='1')andnot(st(0)='1'orst(1)='1'orst(3)='1')thenst(2)<='1';ring<='1';endif;if(d='1'orst(3)='1')andnot(st(0)='1'orst(1)='1'orst(2)='1')thenst(3)<='1';ring<='1';endif;endif;endif;endprocess;process(st)beginif(st="0000")thenstate<="0000";elsif(st="0001")thenstate<="0001";elsif(st="0010")thenstate<="0010";elsif(st="0100")thenstate<="0011";elsif(st="1000")thenstate<="0100";endif;endprocess;endbeh;jishilibraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityqiangisport(rst,lad,clk,en1,stop:instd_logic;ta,tb:instd_logic;warn:outstd_logic;digit1:outintegerrange0to9;digit2:outintegerrange0to9);endqiang;architecturebehofqiangissignalda:integerrange0to9;signaldb:integerrange0to9;beginprocess(ta,rst)beginif(rst='1')thenda<=9;elsif(ta'eventandta='1')thenif(lad='1')thenif(da=0)thenda<=9;elseda<=da-1;endif;endif;endif;endprocess;process(tb,rst)beginif(rst='1')thendb<=5;elsif(tb'eventandtb='1')thenif(lad='1')thenif(db=0)thendb<=9;elsedb<=db-1;endif;endif;endif;endprocess;process(rst,clk,en1,stop)variabletemp1:integerrange0to9;variabletemp2:integerrange0to9;variableco:std_logic;beginif(rst='1'orstop='1')thentemp1:=9;temp2:=5;co:='0';elsif(clk'eventandclk='1')thenif(en1='1')thentemp1:=da;temp2:=db;elsif(temp1=0)thenif(temp2=0)thentemp1:=0;co:='1';elsetemp1:=9;endif;if(temp2=0)thentemp2:=0;elsetemp2:=temp2-1;endif;elsetemp1:=temp1-1;endif;endif;digit1<=temp1;digit2<=temp2;warn<=co;endprocess;endbeh;jifenlibraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityjiisport(rst2,clk,en,add:instd_logic;state:instd_logic_vector(3downto0);a_out,b_out,c_out,d_out:bufferstd_logic_vector(3downto0));endji;architecturebehofjiisbeginprocess(rst2,clk,en,add,state,a_out,b_out,c_out,d_out)beginif(rst2='1')thena_out<="0101";b_out<="0101";c_out<="0101";d_out<="0101";elsif(en='1')thenif(clk'eventandclk='1')thencasestateiswhen"0001"=>if(add='1')thenif(a_out="1111")thena_out<="0000";elsea_out<=a_out+1;endif;elsif(add='0')thenif(a_out="0000")thena_out<="0000";elsea_out<=a_out-1;endif;endif;when"0010"=>if(add='1')thenif(b_out="1111")thenb_out<="0000";elseb_out<=b_out+1;endif;elsif(add='0')thenif(b_out="0000")thenb_out<="0000";elseb_out<=b_out-1;endif;endif;when"0011"=>if(add='1')thenif(c_out="1111")thenc_out<="0000";elsec_out<=c_out+1;endif;elsif(add='0')thenif(c_out="0000")thenc_out<="0000";elsec_out<=c_out-1;endif;endif;when"0100"=>if(add='1')thenif(d_out="1111")thend_out<="0000";elsed_out<=d_out+1;endif;elsif(add='0')then