第6章門(mén)電路與邏輯組合

6.1數(shù)字電路概述第六章門(mén)電路與邏輯組合6.4組合邏輯電路6.2邏輯門(mén)電路6.3TTL門(mén)電路第六章門(mén)電路與邏輯組合6.1數(shù)字電路概述模擬信號(hào)：隨時(shí)間連續(xù)變化的信號(hào)模擬信號(hào)數(shù)字信號(hào)電子電路中的信號(hào)1.模擬信號(hào)正弦波信號(hào)t處理模擬信號(hào)的電路稱(chēng)為模擬電路。如放大電路，注重研究的是輸入和輸出信號(hào)間的大小及相位關(guān)系。2.脈沖信號(hào)

是一種躍變信號(hào)，并且持續(xù)時(shí)間短暫。矩形波t處理數(shù)字信號(hào)的電路稱(chēng)為數(shù)字電路，它注重研究的是輸入、輸出信號(hào)之間的邏輯關(guān)系。在數(shù)字電路中，晶體管一般工作在截止區(qū)和飽和區(qū)，起開(kāi)關(guān)的作用。脈沖幅度A脈沖上升沿tr

脈沖周期T脈沖下降沿tf

脈沖寬度tp

脈沖信號(hào)的部分參數(shù)：A0.9A0.5A0.1AtptrtfT實(shí)際的矩形波脈沖信號(hào)正脈沖：脈沖躍變后的值比初始值高負(fù)脈沖：脈沖躍變后的值比初始值低如：0+3V0-3V正脈沖0+3V0-3V負(fù)脈沖信號(hào)的幅度只取兩個(gè)極限值狀態(tài)（高或低電位），不要求區(qū)分幅度的細(xì)微差異，使得信號(hào)的分辨比較容易，電路抗干擾能較強(qiáng)，準(zhǔn)確性高。R3.晶體管的開(kāi)關(guān)作用(1).二極管的開(kāi)關(guān)特性導(dǎo)通截止相當(dāng)于開(kāi)關(guān)斷開(kāi)相當(dāng)于開(kāi)關(guān)閉合S3V0VSRRD3V0V(2).三極管的開(kāi)關(guān)特性飽和截止3V0VuO0相當(dāng)于開(kāi)關(guān)斷開(kāi)相當(dāng)于開(kāi)關(guān)閉合uOUCC+UCCuiRBRCuOTuO+UCCRCECuO+UCCRCEC3V0V6.2邏輯門(mén)電路

邏輯門(mén)電路是數(shù)字電路中最基本的邏輯元件。

所謂門(mén)就是一種開(kāi)關(guān)，它能按照一定的條件去控制信號(hào)的通過(guò)或不通過(guò)。門(mén)電路的輸入和輸出之間存在一定的邏輯關(guān)系(因果關(guān)系)，所以門(mén)電路又稱(chēng)為邏輯門(mén)電路。

基本邏輯關(guān)系為“與”、“或”、“非”三種。

下面通過(guò)例子說(shuō)明邏輯電路的概念及“與”、“或”、“非”的意義。1.基本邏輯關(guān)系220V+-設(shè)：開(kāi)關(guān)斷開(kāi)、燈不亮用邏輯“0”表示，開(kāi)關(guān)閉合、燈亮用邏輯“1”表示。邏輯表達(dá)式：

Y=A?B(1).“與”邏輯關(guān)系

“與”邏輯關(guān)系是指當(dāng)決定某事件的條件全部具備時(shí)，該事件才發(fā)生。000101110100ABYBYA狀態(tài)表BY220VA+-(2).“或”邏輯關(guān)系

“或”邏輯關(guān)系是指當(dāng)決定某事件的條件之一具備時(shí)，該事件就發(fā)生。邏輯表達(dá)式：

Y=A+B狀態(tài)表000111110110ABY(3).“非”邏輯關(guān)系

“非”邏輯關(guān)系是否定或相反的意思。邏輯表達(dá)式：Y=A狀態(tài)表101AY0Y220VA+-R2.基本邏輯門(mén)電路

門(mén)電路是用以實(shí)現(xiàn)邏輯關(guān)系的電子電路，與前面所講過(guò)的基本邏輯關(guān)系相對(duì)應(yīng)。

門(mén)電路主要有：與門(mén)、或門(mén)、非門(mén)、與非門(mén)、或非門(mén)、異或門(mén)等。門(mén)電路的概念

電平的高低一般用“1”和“0”兩種狀態(tài)區(qū)別，若規(guī)定高電平為“1”，低電平為“0”則稱(chēng)為正邏輯。反之則稱(chēng)為負(fù)邏輯。若無(wú)特殊說(shuō)明，均采用正邏輯。100VUCC高電平低電平(1)“與”門(mén)電路

①.電路②.工作原理輸入A、B、C全為高電平“1”，輸出Y為“1”。輸入A、B、C不全為“1”，輸出Y為“0”。0V0V0V0V0V3V+U5VRDADCABYDBC3V3V3V0V00000010101011001000011001001111ABYC“與”門(mén)邏輯狀態(tài)表0V3V(1)“與”門(mén)電路③.邏輯關(guān)系：“與”邏輯即：有“0”出“0”，

全“1”出“1”Y=ABC邏輯表達(dá)式：

邏輯符號(hào)：&ABYC00000010101011001000011001001111ABYC“與”門(mén)邏輯狀態(tài)表F=AB邏輯與（邏輯乘）的運(yùn)算規(guī)則為：與門(mén)的輸入端可以有多個(gè)。下圖為一個(gè)三輸入與門(mén)電路的輸入信號(hào)A、B、C和輸出信號(hào)F的波形圖。(2)“或”門(mén)電路

①.電路0V0V0V0V0V3V3V3V3V0V00000011101111011001011101011111ABYC“或”門(mén)邏輯狀態(tài)表3V3V-U-5VRDADCABYDBC②.工作原理輸入A、B、C全為低電平“0”，輸出Y為“0”。輸入A、B、C有一個(gè)為“1”，輸出Y為“1”。(2)“或”門(mén)電路③.邏輯關(guān)系：“或”邏輯即：有“1”出“1”，

全“0”出“0”Y=A+B+C邏輯表達(dá)式：邏輯符號(hào)：ABYC>100000011101111011001011101011111ABYC“或”門(mén)邏輯狀態(tài)表F=A+B邏輯或（邏輯加）的運(yùn)算規(guī)則為：或門(mén)的輸入端也可以有多個(gè)。下圖為一個(gè)三輸入或門(mén)電路的輸入信號(hào)A、B、C和輸出信號(hào)F的波形圖。(4)“非”門(mén)電路+VCC-VBBARKRBRCYT10截止飽和邏輯表達(dá)式：Y=A“0”10“1”

①.電路“0”“1”AY“非”門(mén)邏輯狀態(tài)表邏輯符號(hào)1AY當(dāng)A為0時(shí)，晶體管截止，輸出端Y為1(其電位近似等于VCC)?！芭c非”門(mén)電路有“0”出“1”，全“1”出“0”“與”門(mén)&ABCY&ABC“與非”門(mén)00010011101111011001011101011110ABYC“與非”門(mén)邏輯狀態(tài)表Y=ABC邏輯表達(dá)式：1Y“非”門(mén)“或非”門(mén)電路有“1”出“0”，全“0”出“1”1Y“非”門(mén)00010010101011001000011001001110ABYC“或非”門(mén)邏輯狀態(tài)表“或”門(mén)ABC>1“或非”門(mén)YABC>1Y=A+B+C邏輯表達(dá)式：例：根據(jù)輸入波形畫(huà)出輸出波形ABY1有“0”出“0”，全“1”出“1”有“1”出“1”，全“0”出“0”&ABY1>1ABY2Y26.3TTL門(mén)電路(三極管—三極管邏輯門(mén)電路)

TTL門(mén)電路是雙極型集成電路，與分立元件相比，具有速度快、可靠性高和微型化等優(yōu)點(diǎn)，目前分立元件電路已被集成電路替代。下面介紹集成“與非”門(mén)電路的工作原理、特性和參數(shù)。Transistor-TransistorLogic有“0”出“1”，全“1”出“0”輸入級(jí)中間級(jí)輸出級(jí)一.TTL“與非”門(mén)電路1.電路T5Y

R3R5AB

CR4R2R1T3T4T2+5VT1多發(fā)射極三極管T5Y

R3R5AB

CR4R2R1T3T4T2+5VT1“1”(3.6V)(1)輸入全為高電平“1”(3.6V)時(shí)2.工作原理電源經(jīng)R1和T1的集電結(jié)向T2注入基極電流，T2的發(fā)射極又為T(mén)5提供了電流，使T5導(dǎo)通。T1基極電位為三個(gè)PN結(jié)正向壓降之和。T5Y

R3R5AB

CR4R2R1T3T4T2+5VT1“1”(3.6V)(1)輸入全為高電平“1”(3.6V)時(shí)2.工作原理2.1V發(fā)射結(jié)反偏T5Y

R3R5AB

CR4R2R1T3T4T2+5VT1“1”(3.6V)(1)輸入全為高電平“1”(3.6V)時(shí)2.工作原理2.1V發(fā)射結(jié)反偏1V合理選擇R1和R2就可以使T2導(dǎo)通時(shí)處于飽和狀態(tài)。T5Y

R3R5AB

CR4R2R1T3T4T2+5VT1“1”(3.6V)(1)輸入全為高電平“1”(3.6V)時(shí)2.工作原理2.1V發(fā)射結(jié)反偏截止1VVC2使T3導(dǎo)通，其T4基極電位為：T5Y

R3R5AB

CR4R2R1T3T4T2+5VT1“1”(3.6V)(1)輸入全為高電平“1”(3.6V)時(shí)2.工作原理2.1V發(fā)射結(jié)反偏截止“0”(0.3V)1VT4截止，T5的集電極電流等于0。而T5有基極注入電流，所以T5處于飽和狀態(tài)。輸出端為低電平，即輸入全高“1”,輸出為低“0”T5YR3R5AB

CR4R2R1T3T4T2+5VT12.工作原理1V(2)輸入端有任一低電平“0”(0.3V)(0.3V)“1”“0”5VT1發(fā)射結(jié)因正向偏置而導(dǎo)通。電源經(jīng)R1為T(mén)1提供基極電流。T1處于飽和狀態(tài)。小于上述使T2、T5飽和導(dǎo)通所需電位值（2.1V），

T2、T5截止。因IB3很小，忽略R2上的壓降,T2集電極電位接近電源電壓，使T3和T4導(dǎo)通。T5YR3R5AB

CR4R2R1T3T4T2+5VT11V(2)輸入端有任一低電平“0”(0.3V)(0.3V)“1”“0”VY5-0.7-0.7

=3.6V5V輸出端電平為：因IB3很小，忽略R2上的壓降，得：有“0”出“1”全“1”出“0”“與非”邏輯關(guān)系00010011101111011001011101011110ABYC“與非”門(mén)邏輯狀態(tài)表Y=ABC邏輯表達(dá)式：

Y&ABC“與非”門(mén)(1)電壓傳輸特性：輸出電壓UO與輸入電壓Ui的關(guān)系。CDE3.TTL“與非”門(mén)特性及參數(shù)電壓傳輸特性曲線測(cè)試電路01231234Ui/VUO/V&+5VUiUoVVABCDE電壓傳輸特性曲線01231234Ui/VUO/VAB隨著Ui逐漸增大，Uo的變化過(guò)程分成四個(gè)階段。（1）截止區(qū)（AB段）

T1深度飽和，T2、T5截止，T3、T4導(dǎo)通，電路輸出高電平UOH=3.6V

（2）線性區(qū)（BC段）

T2開(kāi)始導(dǎo)通處于放大狀態(tài)，而T5仍然截止，UO基本上隨著Ui的增加而減小。CDE電壓傳輸特性曲線01231234Ui/VUO/VAB（3）轉(zhuǎn)折區(qū)（CD段）T3、T4趨于截止；T2、T5迅速進(jìn)入飽和狀態(tài)，輸出電壓UO快速下降。

（4）線性區(qū)（DE段）

即使Ui進(jìn)一步增大，也只能加深T5的飽和程度，UO基本不變。UOL=0.3V。

轉(zhuǎn)折區(qū)對(duì)應(yīng)的輸入電壓(閾值電壓)可認(rèn)為是輸出管T5截止與導(dǎo)通的分界線。（2）平均傳輸延遲時(shí)間tpd50%50%tpd1tpd2輸入脈沖上升沿50%到輸出脈沖下降沿50%處的時(shí)間稱(chēng)為導(dǎo)通延遲時(shí)間；反之為截止延遲時(shí)間。TTL的tpd約在10ns~40ns，此值愈小愈好。輸入波形ui輸出波形uO表示門(mén)電路的轉(zhuǎn)換速度。二.三態(tài)輸出“與非”門(mén)當(dāng)控制端為高電平“1”時(shí)，實(shí)現(xiàn)正常的“與非”邏輯關(guān)系Y=A?B“1”控制端DE1.電路T5Y

R3R5AB

R4R2R1T3T4T2+5VT1截止輸出端狀態(tài)：高電平、低電平、高阻狀態(tài)。結(jié)構(gòu)上只比普通TTL與非門(mén)上多一個(gè)二極管D二.三態(tài)輸出“與非”門(mén)“0”控制端DET5Y

R3R5AB

R4R2R1T3T4T2+5VT11.電路導(dǎo)通1V1V截止截止當(dāng)控制端為低電平“0”時(shí)，輸出Y處于開(kāi)路狀態(tài)，也稱(chēng)為高阻狀態(tài)。當(dāng)E為低電平0時(shí)，VB1≈1V，使T2、T5截止；由于二極管D的存在，使VC2≈1V，使T4截止，所以輸出端處于高阻抗?fàn)顟B(tài)。&YEBA邏輯符號(hào)0

高阻0

0

1

1

0

1

11

1

0

111

1

10表示任意態(tài)二.三態(tài)輸出“與非”門(mén)三態(tài)輸出“與非”狀態(tài)表ABEY輸出高阻功能表三態(tài)門(mén)應(yīng)用：可實(shí)現(xiàn)用一條總線分時(shí)傳送幾個(gè)不同的數(shù)據(jù)或控制信號(hào)?！?”“0”“0”如圖所示：總線&A1B1E1&A2B2E2&A3B3E3A1

B16.4組合邏輯電路

邏輯代數(shù)（又稱(chēng)布爾代數(shù)），它是分析設(shè)計(jì)邏輯電路的數(shù)學(xué)工具。雖然它和普通代數(shù)一樣也用字母表示變量，但變量的取值只有“0”，“1”兩種，分別稱(chēng)為邏輯“0”和邏輯“1”。這里“0”和“1”并不表示數(shù)量的大小，而是表示兩種相互對(duì)立的邏輯狀態(tài)。

邏輯代數(shù)所表示的是邏輯關(guān)系，而不是數(shù)量關(guān)系。這是它與普通代數(shù)的本質(zhì)區(qū)別。6.4.1邏輯代數(shù)及應(yīng)用一、邏輯代數(shù)的公式和定理（2）基本運(yùn)算（1）常量之間的關(guān)系分別令A(yù)=0及A=1代入公式，可證明它們的正確性。（3）基本定理利用真值表很容易證明這些公式的正確性。如證明A·B=B·A：普通代數(shù)不適用！(A+B)(A+C)=AA+AB+AC+BC分配律A(B+C)=AB+AC=A+AB+AC+BCAA=A=A(1+B+C)+BC分配律A(B+C)=AB+AC=A+BCA+1=1證明分配律：A+BC=(A+B)(A+C)證明：110011111100反演律列狀態(tài)表證明：AB00011011111001000000吸收律(1)A+AB=A(2)A(A+B)=A對(duì)偶式（3）（4）（5）（6）對(duì)偶關(guān)系：

將某邏輯表達(dá)式中的“與”(?)換成“或”(+)，“或”(+)換成“與”(?)，得到一個(gè)新的邏輯表達(dá)式，即為原邏輯式的對(duì)偶式。若原邏輯恒等式成立，則其對(duì)偶式也成立。分配律A+BC=(A+B)(A+C)A+A=1A·1=A二.邏輯函數(shù)的表示方法表示方法邏輯式邏輯狀態(tài)表邏輯圖卡諾圖下面舉例說(shuō)明這四種表示方法。例：有一T形走廊，在相會(huì)處有一路燈，在進(jìn)入走廊的A、B、C三地各有控制開(kāi)關(guān)，都能獨(dú)立進(jìn)行控制。任意閉合一個(gè)開(kāi)關(guān)，燈亮；任意閉合兩個(gè)開(kāi)關(guān)，燈滅；三個(gè)開(kāi)關(guān)同時(shí)閉合，燈亮。設(shè)A、B、C代表三個(gè)開(kāi)關(guān)（輸入變量）；Y代表燈（輸出變量）。1.列邏輯狀態(tài)表設(shè)：開(kāi)關(guān)閉合其狀態(tài)為“1”，斷開(kāi)為“0”燈亮狀態(tài)為“1”，燈滅為“0”用輸入、輸出變量的邏輯狀態(tài)（“1”或“0”）以表格形式來(lái)表示邏輯函數(shù)。三輸入變量有八種組合狀態(tài)n輸入變量有2n種組合狀態(tài)

0000

A

B

C

Y0011010101101001101011001111

2.邏輯式取Y=“1”(或Y=“0”)列邏輯式取Y=“1”

用“與”“或”“非”等運(yùn)算來(lái)表達(dá)邏輯函數(shù)的表達(dá)式。(1)由邏輯狀態(tài)表寫(xiě)出邏輯式對(duì)應(yīng)于Y=1，若輸入變量為“1”，則取輸入變量本身(如A)；若輸入變量為“0”則取其反變量(如A)。一種組合中，輸入變量之間是“與”關(guān)系，

0000

A

B

C

Y0011010101101001101011001111各組合之間是“或”關(guān)系反之，也可由邏輯式列出狀態(tài)表。

0000

A

B

C

Y00110101011010011010110011113.邏輯圖YCBA&&&&&&&>1CBA

由表示邏輯運(yùn)算的邏輯符號(hào)所構(gòu)成的圖形。三.邏輯函數(shù)的化簡(jiǎn)

由邏輯狀態(tài)表直接寫(xiě)出的邏輯式及由此畫(huà)出的邏輯圖，一般比較復(fù)雜；若經(jīng)過(guò)簡(jiǎn)化，則可使用較少的邏輯門(mén)實(shí)現(xiàn)同樣的邏輯功能。從而可節(jié)省器件，降低成本，提高電路工作的可靠性。利用邏輯代數(shù)變換，可用不同的門(mén)電路實(shí)現(xiàn)相同的邏輯功能?；?jiǎn)方法公式法卡諾圖法1.用“與非”門(mén)構(gòu)成基本門(mén)電路(2)應(yīng)用“與非”門(mén)構(gòu)成“或”門(mén)電路(1)應(yīng)用“與非”門(mén)構(gòu)成“與”門(mén)電路AY&B&BAY&&&由邏輯代數(shù)運(yùn)算法則：由邏輯代數(shù)運(yùn)算法則：&YA(3)應(yīng)用“與非”門(mén)構(gòu)成“非”門(mén)電路(4)用“與非”門(mén)構(gòu)成“或非”門(mén)YBA&&&&由邏輯代數(shù)運(yùn)算法則：2.應(yīng)用邏輯代數(shù)運(yùn)算法則化簡(jiǎn)邏輯表達(dá)式越簡(jiǎn)單，響應(yīng)的邏輯圖越簡(jiǎn)單，因此為了設(shè)計(jì)的邏輯電路使用元件少、線路合理、工件可靠，必須對(duì)邏輯函數(shù)進(jìn)行簡(jiǎn)化，以求得到最簡(jiǎn)化的邏輯表達(dá)式。應(yīng)用邏輯代數(shù)的基本運(yùn)算法則和定理，可以對(duì)任何一個(gè)邏輯函數(shù)進(jìn)行化簡(jiǎn)，化簡(jiǎn)的過(guò)程就是消去函數(shù)表達(dá)式中多余字母和多余項(xiàng)的過(guò)程。例1：化簡(jiǎn)（1）并項(xiàng)法利用公式,將兩項(xiàng)合并為一項(xiàng)例2：化簡(jiǎn)（2）配項(xiàng)法利用公式以便消去更多的項(xiàng)例3：化簡(jiǎn)（3）加項(xiàng)法（4）吸收法吸收例4：化簡(jiǎn)化簡(jiǎn)吸收律配項(xiàng)結(jié)合律

3.應(yīng)用卡諾圖化簡(jiǎn)卡諾圖:是與變量的最小項(xiàng)對(duì)應(yīng)的按一定規(guī)則排列的方格圖，每一小方格填入一個(gè)最小項(xiàng)。（1）最小項(xiàng)：指所有輸入變量各種組合的乘積項(xiàng)（與項(xiàng)），這里的輸入變量包括原變量和反變量。例如，對(duì)于兩個(gè)變量A、B來(lái)說(shuō)，最小項(xiàng)有對(duì)于n個(gè)輸入變量有2n個(gè)最小項(xiàng)。任何一個(gè)邏輯函數(shù)，都可以用若干個(gè)最小項(xiàng)的邏輯或來(lái)表示，這個(gè)表達(dá)式是唯一的。（2）卡諾圖的構(gòu)成卡諾圖是在邏輯狀態(tài)表的基礎(chǔ)上，把輸入變量的各種組合及對(duì)應(yīng)的輸出值按一定規(guī)則畫(huà)出的陣列圖。構(gòu)圖規(guī)則如下：

1.卡諾圖是方格圖，圖中每個(gè)小方塊僅與一個(gè)確定的最小項(xiàng)相對(duì)應(yīng)。n個(gè)變量的卡諾圖，小方塊總數(shù)等于最小項(xiàng)總數(shù)，也為2n個(gè)。2.任何“相鄰”小方塊對(duì)應(yīng)的最小項(xiàng)，其變量組合只允許有一個(gè)變量的取值不同。(2)卡諾圖BA0101兩變量BCA0010011110三變量AB00011110CD00011110四變量邏輯函數(shù)在卡諾圖上的表示（a)根據(jù)狀態(tài)表畫(huà)出卡諾圖如:ABC00100111101111將輸出變量為“1”的填入對(duì)應(yīng)的小方格,為“0”的可不填。

0000

A

B

C

Y0011010101101001101011001111（b）根據(jù)邏輯式畫(huà)出卡諾圖ABC00100111101111將邏輯式中的最小項(xiàng)分別用“1”填入對(duì)應(yīng)的小方格如:注意：如果邏輯式不是由最小項(xiàng)構(gòu)成，一般應(yīng)先化為最小項(xiàng)。(3)應(yīng)用卡諾圖化簡(jiǎn)邏輯函數(shù)例6.用卡諾圖表示并化簡(jiǎn)。解：BC11A001001111011(a)將取值為“1”的相鄰小方格圈成圈，步驟1.卡諾圖2.合并最小項(xiàng)(畫(huà)圈)3.寫(xiě)出最簡(jiǎn)“與或”邏輯式(b)所圈取值為“1”的相鄰小方格的個(gè)數(shù)應(yīng)為2n，(n=0,1,2…)(3)應(yīng)用卡諾圖化簡(jiǎn)邏輯函數(shù)ABC00100111101111解：三個(gè)圈最小項(xiàng)分別為：合并最小項(xiàng)寫(xiě)出簡(jiǎn)化邏輯式卡諾圖化簡(jiǎn)法：保留一個(gè)圈內(nèi)最小項(xiàng)的相同變量，而消去相反變量。每個(gè)“圈”至少要包含一個(gè)未被圈過(guò)的最小項(xiàng)。00ABC100111101111解：寫(xiě)出簡(jiǎn)化邏輯式多余AB00011110CD000111101111相鄰例6.應(yīng)用卡諾圖化簡(jiǎn)邏輯函數(shù)(1)(2)寫(xiě)出簡(jiǎn)化邏輯式AB00011110000111101111111CD例應(yīng)用卡諾圖化簡(jiǎn)邏輯函數(shù)解：寫(xiě)出簡(jiǎn)化邏輯式AB00011110CD000111101例7.應(yīng)用卡諾圖化簡(jiǎn)邏輯函數(shù)111111111含A均填“1”注意：1.圈的個(gè)數(shù)應(yīng)最少2.每個(gè)“圈”要最大3.每個(gè)“圈”至少要包含一個(gè)未被圈過(guò)的最小項(xiàng)。6.4.2組合邏輯電路的分析與綜合

組合邏輯電路：任何時(shí)刻電路的輸出狀態(tài)只取決于該時(shí)刻的輸入狀態(tài)，而與該時(shí)刻以前的電路狀態(tài)無(wú)關(guān)。組合邏輯電路框圖X1XnX2Y2Y1Yn......組合邏輯電路輸入輸出1.組合邏輯電路的分析(1)由邏輯圖寫(xiě)出輸出端的邏輯表達(dá)式(2)用邏輯代數(shù)或卡諾圖對(duì)邏輯代數(shù)進(jìn)行化簡(jiǎn)(3)列邏輯狀態(tài)表(4)分析邏輯功能已知邏輯電路確定邏輯功能分析步驟：例1：分析下圖的邏輯功能

(1)寫(xiě)出邏輯表達(dá)式Y(jié)=Y2Y3=AABBAB...AB..AB.A..ABBY1.AB&&&&YY3Y2..(2)應(yīng)用邏輯代數(shù)化簡(jiǎn)Y=AABBAB...=AAB+BAB..=AB+AB反演律=A(A+B)+B(A+B)..反演律=AAB+BAB..

(3)列邏輯狀態(tài)表ABY001100111001Y=AB+AB=AB邏輯式

(4)分析邏輯功能輸入相同輸出為“0”，輸入相異輸出為“1”，稱(chēng)為“異或”邏輯關(guān)系。這種電路稱(chēng)“異或”門(mén)。

=1ABY邏輯符號(hào)(1)寫(xiě)出邏輯式例2：分析下圖的邏輯功能.A

B.Y=ABAB

.A?B&&11.BAY&A

B

=AB+AB(2)列邏輯狀態(tài)表Y=AB+AB(3)分析邏輯功能

輸入相同輸出為“1”,輸入相異輸出為“0”,稱(chēng)為“同或門(mén)”,可用于判斷各輸入端的狀態(tài)是否相同。=AB邏輯式

=1ABY邏輯符號(hào)=ABABY001100100111例3：分析下圖的邏輯功能Y&&1.BA&C101AA寫(xiě)出邏輯式：=AC+BCY=AC?BC設(shè)：C=1封鎖打開(kāi)選通A信號(hào)BY&&1.BA&C011設(shè)：C=0封鎖選通B信號(hào)打開(kāi)例3：分析下圖的邏輯功能B寫(xiě)出邏輯式：=AC+BCY=AC?BC2組合邏輯電路的設(shè)計(jì)根據(jù)邏輯功能要求邏輯電路設(shè)計(jì)(1)由邏輯要求，列出邏輯狀態(tài)表(2)由邏輯狀態(tài)表寫(xiě)出邏輯表達(dá)式(3)

簡(jiǎn)化和變換邏輯表達(dá)式(4)畫(huà)出邏輯圖設(shè)計(jì)步驟如下：例1：設(shè)計(jì)一個(gè)三變量奇偶檢驗(yàn)器。要求:當(dāng)輸入變量A、B、C中有奇數(shù)個(gè)同時(shí)為“1”時(shí)，輸出為“1”，否則為“0”。用“與非”門(mén)實(shí)現(xiàn)。

(1)列邏輯狀態(tài)表

(2)寫(xiě)出邏輯表達(dá)式取Y=“1”(或Y=“0”)列邏輯式取Y=“1”0000

A

B

C

Y0011010101101001101011001111對(duì)應(yīng)于Y=1，若輸入變量為“1”，則取輸入變量本身(如A)；若輸入變量為“0”則取其反變量(如A)。(3)用“與非”門(mén)構(gòu)成邏輯電路在一種組合中，各輸入變量之間是“與”關(guān)系各組合之間是“或”關(guān)系A(chǔ)BC00100111101111由卡圖諾可知，該函數(shù)不可化簡(jiǎn)。0000

A

B

C

Y0011010101101001101011001111(4)邏輯圖YCBA01100111110&&&&&&&&1010例2:某工廠有A、B、C三個(gè)車(chē)間和一個(gè)自備電站，站內(nèi)有兩臺(tái)發(fā)電機(jī)G1和G2。G1的容量是G2的兩倍。如果一個(gè)車(chē)間開(kāi)工，只需G2運(yùn)行即可滿足要求；如果兩個(gè)車(chē)間開(kāi)工，只需G1運(yùn)行，如果三個(gè)車(chē)間同時(shí)開(kāi)工，則G1和G2均需運(yùn)行。試畫(huà)出控制G1和G2運(yùn)行的邏輯圖。

設(shè)：A、B、C分別表示三個(gè)車(chē)間的開(kāi)工狀態(tài)：

開(kāi)工為“1”，不開(kāi)工為“0”；

G1和G2運(yùn)行為“1”，不運(yùn)行為“0”。(1)根據(jù)邏輯要求列狀態(tài)表

首先假設(shè)邏輯變量、邏輯函數(shù)取“0”、“1”的含義。

邏輯要求：如果一個(gè)車(chē)間開(kāi)工，只需G2運(yùn)行即可滿足要求；如果兩個(gè)車(chē)間開(kāi)工，只需G1運(yùn)行，如果三個(gè)車(chē)間同時(shí)開(kāi)工，則G1和G2均需運(yùn)行。開(kāi)工“1”不開(kāi)工“0”運(yùn)行“1”不運(yùn)行“0”(1)根據(jù)邏輯要求列狀態(tài)表0111001010001101101001010011100110111000ABC

G1G210100101001110011011100001110010ABC

G1

G210001101(2)由狀態(tài)表寫(xiě)出邏輯式ABC00100111101111或由卡圖諾可得相同結(jié)果(3)化簡(jiǎn)邏輯式可得：(4)用“與非”門(mén)構(gòu)成邏輯電路

由邏輯表達(dá)式畫(huà)出卡諾圖，由卡圖諾可知，該函數(shù)不可化簡(jiǎn)。ABC00100111101111(5)畫(huà)出邏輯圖ABCABC&&&&&&&&&G1G2

設(shè)計(jì)一個(gè)三人（A、B、C）進(jìn)行表決使用的電路，當(dāng)多人贊成（輸入為1）時(shí)，表決結(jié)果（F）有效（輸出為1）。0000

A

B

C

F0010010001111000101111011111ABC00100111101111（1）列邏輯狀態(tài)表（2）寫(xiě)出邏輯表達(dá)式（3）用卡諾圖化簡(jiǎn)，得邏輯函數(shù)&&&&ABCFAB000111100001111011111CD一.加法器1.二進(jìn)制十進(jìn)制：0~9十個(gè)數(shù)碼，“逢十進(jìn)一”。

在數(shù)字電路中，常用的組合電路有加法器、編碼器、譯碼器等。在數(shù)字電路中，為了把電路的兩個(gè)狀態(tài)(“1”態(tài)和“0”態(tài))與數(shù)碼對(duì)應(yīng)起來(lái)，采用二進(jìn)制。二進(jìn)制：0，1兩個(gè)數(shù)碼，“逢二進(jìn)一”。6.5中規(guī)模組合邏輯電路的應(yīng)用一.加法器加法器:實(shí)現(xiàn)二進(jìn)制加法運(yùn)算的電路進(jìn)位如：0

0

0

0

11+10101010不考慮低位來(lái)的進(jìn)位半加器實(shí)現(xiàn)要考慮低位來(lái)的進(jìn)位全加器實(shí)現(xiàn)1.半加器

半加：實(shí)現(xiàn)兩個(gè)一位二進(jìn)制數(shù)相加，不考慮來(lái)自低位的進(jìn)位。AB兩個(gè)輸入表示兩個(gè)同位相加的數(shù)兩個(gè)輸出SC表示半加和表示向高位的進(jìn)位邏輯符號(hào)：半加器：COABSC半加器邏輯狀態(tài)表A

B

S

C0000011010101101邏輯表達(dá)式邏輯圖&=1..ABSC“異或”門(mén)“與”門(mén)2.全加器輸入Ai表示兩個(gè)同位相加的數(shù)BiCi-1表示低位來(lái)的進(jìn)位輸出表示本位和表示向高位的進(jìn)位CiSi

全加：實(shí)現(xiàn)兩個(gè)一位二進(jìn)制數(shù)相加，且考慮來(lái)自低位的進(jìn)位。邏輯符號(hào)：

全加器：AiBiCi-1SiCiCOCI(1)列邏輯狀態(tài)表(2)寫(xiě)出邏輯式Ai

Bi

Ci-1

Si

Ci

000000011001010011011001010101110011111

1ABC00100111101111Ai

Bi

Ci-1

Si

Ci

000000011001010011011001010101110011111

1ABC00100111101111邏輯圖&=1>1AiCiSiCi-1Bi&&，則是Ai和Bi的半加和，令而又是與

Ci-1的半加和，因此可以把一個(gè)全加器用兩個(gè)半加器和一個(gè)或門(mén)實(shí)現(xiàn)。為了利用輸出Si(異或關(guān)系)，將Ci適當(dāng)變換為：半加器構(gòu)成的全加器>1BiAiCi-1SiCiCOCOaibici-1siciCICO二.編碼器

把二進(jìn)制碼按一定規(guī)律編排，使每組代碼具有一特定的含義，稱(chēng)為編碼。具有編碼功能的邏輯電路稱(chēng)為編碼器。

n

位二進(jìn)制代碼有2n

種組合，可以表示2n

個(gè)信息。

要表示N個(gè)信息所需的二進(jìn)制代碼應(yīng)滿足

2nN二進(jìn)制編碼器將一系列輸入信號(hào)狀態(tài)編成二進(jìn)制代碼的電路。2n個(gè)n位編碼器高低電平信號(hào)二進(jìn)制代碼用與非門(mén)組成三位二進(jìn)制編碼器輸入：I0I7八個(gè)信號(hào)輸出：F2、F1、F0三位二進(jìn)制數(shù)因?yàn)椋?3

=81、列出狀態(tài)表（編碼表）2、寫(xiě)出邏輯表達(dá)式并進(jìn)行化簡(jiǎn)和變換3、根據(jù)化簡(jiǎn)和變換后的邏輯式畫(huà)出邏輯圖例編碼器每次只能對(duì)一個(gè)信號(hào)進(jìn)行編碼，不允許兩個(gè)或兩個(gè)以上的信號(hào)同時(shí)有效。設(shè)輸入信號(hào)高電平有效。I0I1I2I3I4I5I6I7Y2Y1Y01000000000001000000001001000000100001000001100001000100000001001010000001011000000001111編碼表&Y2&Y1&Y01I11I61I21I31I41I51I7I1I2I3I4I5I6I7八-三線編碼器三.譯碼器和數(shù)字顯示

譯碼是編碼的反過(guò)程，它是將代碼的組合譯成一個(gè)特定的輸出信號(hào)。譯碼器就是完成譯碼功能的邏輯部件。1.二進(jìn)制譯碼器8個(gè)3位譯碼器二進(jìn)制代碼高低電平信號(hào)譯碼器的輸入：一組二進(jìn)制代碼譯碼器的輸出：一組高低電平信號(hào)狀態(tài)表

例：三位二進(jìn)制譯碼器（輸出高電平有效）輸入ABCY0Y1Y2Y3Y4Y5Y6Y70001000000000101000000010001000000110001000010000001000101000001001100000001011100000001輸出輸出為1時(shí)，相當(dāng)于接通一個(gè)用戶。對(duì)任意輸入代碼組合，輸出中僅有一個(gè)為1。寫(xiě)出邏輯表達(dá)式Y(jié)0=ABCY1=ABCY2=ABCY3=ABCY7=ABCY4=ABCY6=ABCY5=ABC輸入ABCY0Y1Y2Y3Y4Y5Y6Y700010000000001010000000100