第8章ProteusISIS的元件制作和層次原理圖設(shè)計(jì)-3

第8章ProteusISIS的元件制作和層次原理圖設(shè)計(jì)8.1原理圖元件制作8.2元件的編輯8.3利用其他人制作的元件8.4層次原理圖設(shè)計(jì)8.5模塊元器件的設(shè)計(jì)8.6網(wǎng)絡(luò)表文件的生成8.6.1網(wǎng)絡(luò)的相關(guān)概念8.6.2網(wǎng)絡(luò)表的生成8.7電氣規(guī)則檢查8.8元件報(bào)表

8.6網(wǎng)絡(luò)表文件的生成

無(wú)論是簡(jiǎn)單的原理圖還是層次原理圖都包括兩類信息，即圖形和電氣連線。生成網(wǎng)絡(luò)表的過(guò)程就是提取電氣數(shù)據(jù)并用一種其他CAD程序能夠使用的格式表示這些數(shù)據(jù)。但是，大多數(shù)供應(yīng)商都是自成系統(tǒng)，所以網(wǎng)絡(luò)表文件并沒(méi)有統(tǒng)一的標(biāo)準(zhǔn)。在這種情況下，Proteus使用自己的文件格式，稱為“SDF(SchematicDescriptionFormation)”，它設(shè)計(jì)緊湊，可讀性好，非常容易處理，同時(shí)也是一種開(kāi)放的文件格式。8.6.1網(wǎng)絡(luò)的相關(guān)概念

所謂一個(gè)網(wǎng)絡(luò)(net)就是彼此連接在一起的一組引腳。ISIS中的引腳由它所在元件的連接關(guān)系來(lái)定義，包括電氣接口類型、引腳名或引腳號(hào)。網(wǎng)絡(luò)可以被命名，網(wǎng)絡(luò)表編譯器的一個(gè)作用就是合并所有同名的網(wǎng)絡(luò)，各組引腳的連接關(guān)系不一定需要用連線來(lái)表示，如果一個(gè)元件或幾個(gè)元件的幾個(gè)引腳同名，這些引腳會(huì)被認(rèn)為在內(nèi)部是互連的，這對(duì)于避免在一頁(yè)上有過(guò)多交叉連線是非常有用的，同時(shí)這也為多頁(yè)設(shè)計(jì)當(dāng)中確定連接關(guān)系提供了方便。以下兩種命名方式會(huì)被認(rèn)為是一個(gè)網(wǎng)絡(luò)：同一個(gè)線標(biāo)號(hào)連接到一個(gè)網(wǎng)絡(luò)和同一個(gè)邏輯終端連接到一個(gè)網(wǎng)絡(luò)。如果以上情況使用了不同的名字，網(wǎng)絡(luò)將呈現(xiàn)所有的名字，而且合并任何一個(gè)與這些名字相同的其他網(wǎng)絡(luò)。最終的SDF文件將選擇其中一個(gè)作為網(wǎng)絡(luò)名。網(wǎng)絡(luò)名按優(yōu)先級(jí)遞減順序排列為電源線和隱藏電源引腳——PowerRails&HiddenPowerPins；雙向終端——Bi-DirectionalTerminals；輸出終端——OutputTerminals；輸入終端——InputTerminals；一般終端——GenericTerminals；總線單元和線標(biāo)號(hào)——BusEntries&WireLabels。作為特殊情況，未命名的電源終端被認(rèn)為是VCC，未命名的地終端被認(rèn)為是GND。網(wǎng)絡(luò)名可以包含文字和數(shù)字符號(hào)、減號(hào)(－)、下劃線(_)，還可以用空格、感嘆號(hào)(!)和星號(hào)(*)，其中感嘆號(hào)(!)和星號(hào)(*)具有特殊意義(后面將要提到)。另外，網(wǎng)絡(luò)名對(duì)英文字母的大小寫是有區(qū)別的。元件庫(kù)中的許多芯片都有隱藏的電源引腳。網(wǎng)絡(luò)表生成器遇到這種情況將創(chuàng)建一個(gè)新的網(wǎng)絡(luò)，并把隱藏引腳的名字分配給它。例如，一個(gè)7400將生成兩個(gè)網(wǎng)絡(luò)，14引腳VCC和7引腳GND。因?yàn)樗型W(wǎng)絡(luò)都會(huì)被合并，所以所有同名引腳會(huì)被連到一起。在一些設(shè)計(jì)中，特別當(dāng)CMOS和TTL邏輯混合時(shí)，用戶需要將兩組隱藏的電源引腳連接在一起，比如VCC和VDD、GND和VSS。這可以通過(guò)放置兩個(gè)GenericTerminal，然后連線它們，如圖8-66所示，并用合并的網(wǎng)絡(luò)名標(biāo)識(shí)它們。例如PSU(PowerSupplyUnit)電路的輸出端，經(jīng)常要連接好幾個(gè)終端。圖8-66兩組隱藏的電源引腳連接在一起的方法有些時(shí)候需要讓隱藏的電源引腳連到不同的網(wǎng)絡(luò)，這可以通過(guò)給帶有隱藏電源引腳的元件添加用戶名屬性來(lái)實(shí)現(xiàn)。例如7404，當(dāng)設(shè)置屬性VCC＝VCC1，將強(qiáng)迫引腳14連接到VCC1。注意，在多元素元件(復(fù)合元件)中，比如7404，必須為所有的子元件添加這個(gè)屬性。操作的具體方法是，將光標(biāo)放在元件上單擊右鍵，選擇“EditProperties”(如圖8-67所示)，打開(kāi)圖8-68中的“EditComponent”對(duì)話框，通過(guò)單擊“EditComponent”對(duì)話框上的“HiddenPin”按鈕可以看到和編輯分配到元件的隱藏引腳的名字，如圖8-68上面的小窗口所示。在層次電路的設(shè)計(jì)中，如果需要在一個(gè)子頁(yè)上做一個(gè)直連到另一頁(yè)(Root或者Child)的連接，全局網(wǎng)絡(luò)是非常有用的。圖8-67右鍵屬性窗口圖8-68EditComponent對(duì)話框通常，用VSM調(diào)試一個(gè)設(shè)計(jì)時(shí)會(huì)有這種要求。ISIS網(wǎng)絡(luò)中的感嘆號(hào)(！)作為全局網(wǎng)絡(luò)的一個(gè)標(biāo)識(shí)。例如，標(biāo)有“！CLK”的終端將被認(rèn)為連接到其他所有標(biāo)有“！CLK”的終端上，也連接到根頁(yè)面(主設(shè)計(jì)圖)上僅標(biāo)有CLK的終端上。但對(duì)電源網(wǎng)絡(luò)，卻不需要這樣做，除非沒(méi)有在【Design】→【EditDesignProperties】對(duì)話框上取消“GlobalPowerNets？”選項(xiàng)。另外，未命名的電源和地實(shí)際上被認(rèn)為是“！VCC”和“！GND”，所以也是全局的。連接復(fù)合元件的內(nèi)部子件(Inter-ElementConnectionsforMulti-ElementParts)用來(lái)處理VSM模塊創(chuàng)建時(shí)的不確定性。例如一個(gè)雙路OP放大器1458(如圖8-69所示)，很明顯，這個(gè)模塊是由兩個(gè)子件組成的復(fù)合元件，它們共用電源連接。如果1458只在OP－AMPA上畫有電源引腳，怎樣確定OP－AMPB的電源連接呢?可以通過(guò)在A子件上加一個(gè)網(wǎng)絡(luò)名為“*V+”的終端，來(lái)確定連接到同一個(gè)母元件的所有子件的對(duì)應(yīng)網(wǎng)絡(luò)上，也就是說(shuō)，實(shí)現(xiàn)方法是通過(guò)把星號(hào)(*)作為前導(dǎo)符號(hào)。ISIS支持總線引腳和總線引腳之間的連線。通常情況下，直接劃線操作即可，但在較復(fù)雜的情況下就必須注意ISIS的處理方法。在網(wǎng)絡(luò)表編輯器中，所有的總線單元(引腳、終端和模塊端口)都被分配一個(gè)總線范圍。這要按照一定基準(zhǔn)和寬度來(lái)執(zhí)行，例如，總線D[0..7]的基準(zhǔn)為0，寬度為8。ISIS總線連接的基本原理是總線上所有單元(除了結(jié)點(diǎn)處由總線標(biāo)號(hào))都按照基準(zhǔn)對(duì)齊來(lái)連接。例如，兩個(gè)總線引腳D[0..3]和Q[4..7]連接，如果沒(méi)有特定的標(biāo)號(hào)，則D0連到Q4，D3連到Q7，以此類推。即使被連接的總線引腳是同一總線的不同段，基準(zhǔn)原則仍然適用。不過(guò)為了使原理圖清晰易讀，用戶一般都用總線標(biāo)號(hào)進(jìn)行標(biāo)注，如圖8-70所示。圖8-69雙路OP放大器1458圖8-70總線引腳和總線引腳之間的連接基準(zhǔn)對(duì)齊原則唯一的例外情況是，在一個(gè)總線結(jié)點(diǎn)處匯集了幾個(gè)總線段。這種情況下，總線段(BusSection)以Likebit原則來(lái)組合。如圖8-71所示的例子顯示了一些總線引腳如何用總線標(biāo)號(hào)來(lái)表示交叉連接的。圖8-71總線引腳的交叉連接在這個(gè)例子中，Q0連到D4，Q1連到D5，Q4連到D0，Q5連到D1，以此類推。需要強(qiáng)調(diào)的是，總線標(biāo)號(hào)選擇與總線引腳名是完全沒(méi)有關(guān)聯(lián)的。再次強(qiáng)調(diào)，基準(zhǔn)對(duì)齊原則除了總線標(biāo)號(hào)處以外，適用所有的情況。所以Q[0..3]和X[4..7]之間的連接關(guān)系是Q0連到X4，Q1連到X5，等等?？偩€連接也可以像普通連線一樣，不使用實(shí)際連線而通過(guò)使用總線標(biāo)號(hào)和總線終端來(lái)實(shí)現(xiàn)，如圖8-72所示。如果省略了總線終端或標(biāo)號(hào)范圍，則使用所連接的總線段的范圍?？偩€范圍按如下規(guī)則確定。圖8-72使用總線標(biāo)號(hào)和總線終端連接總線如果在總線段中有總線標(biāo)號(hào)，這些標(biāo)號(hào)將以Likebit原則組合。比如，某個(gè)結(jié)點(diǎn)上有X[0..3]和X[4..7]，將在該點(diǎn)上創(chuàng)建X[0..7]總線，若有X[4..7]和X[8..11]，則創(chuàng)建X[4..11]。如果總線段上沒(méi)有總線標(biāo)號(hào)，則認(rèn)為基準(zhǔn)是0(因?yàn)橐_總是按基準(zhǔn)對(duì)齊的)，寬度是最寬的引腳?？紤]如圖8-73所示的省略了總線標(biāo)號(hào)范圍的連接圖8-73省略了總線標(biāo)號(hào)范圍的連接因?yàn)榻K端X的范圍總是X[0..3]，所以圖8-73實(shí)際上是將4條總線引腳連在一個(gè)4位總線上，而不是在Q與D之間創(chuàng)建8位總線。注意：沒(méi)有連接到總線引腳或者不帶有總線范圍標(biāo)號(hào)或終端的總線段在ISIS中是不允許的，因?yàn)镮SIS不能確定其內(nèi)部連接的獨(dú)立位的名字和編號(hào)。應(yīng)該如圖8-74所示這樣使用。有些情況下，需要把一個(gè)大的總線拆分成幾個(gè)小總線，如圖8-75所示，這里BUSBOX8的8位輸出Q[0..7]被分成2個(gè)4位總線連到4_bit_wotsit子電路模塊。在X[4..7]到D[0..3]的連接應(yīng)用了基準(zhǔn)對(duì)齊原則，可得到正確結(jié)果。標(biāo)號(hào)X[0..7]在這個(gè)例子中實(shí)際上是多余的，但不會(huì)影響正確性。圖8-74正確的使用方法圖8-75總線的拆分綜上所述，牢記以下兩點(diǎn)：一是基準(zhǔn)對(duì)齊原則，除非是總線標(biāo)號(hào)在一個(gè)總線結(jié)點(diǎn)處被合并；二是僅在簡(jiǎn)單設(shè)計(jì)中使用沒(méi)有范圍的總線終端標(biāo)號(hào)，沒(méi)有標(biāo)號(hào)的總線終端或模塊端口將采用0基準(zhǔn)。8.6.2網(wǎng)絡(luò)表的生成選擇【Tools】→【NetlistComplier】菜單項(xiàng)可以彈出一個(gè)對(duì)話框，如圖8-76所示。在該對(duì)話框中可設(shè)置要生成的網(wǎng)絡(luò)表的輸出形式、模式、范圍、深度及格式。大多數(shù)情況，缺省設(shè)置就可以了。單擊“OK”，就會(huì)為設(shè)計(jì)中的所有頁(yè)生成一個(gè)平面的物理連接的網(wǎng)絡(luò)表，如圖8-77所示。圖8-76NetlistComplier對(duì)話框圖8-77Netlist網(wǎng)絡(luò)表圖8-76中各種控制功能介紹如下。Output：此項(xiàng)為網(wǎng)絡(luò)表輸出形式選擇項(xiàng)。如圖8-76選中“Viewer”選項(xiàng)時(shí)，輸出網(wǎng)絡(luò)表如圖8-77所示，可以進(jìn)一步單擊“SaveAs”將其保存為“.TXT”文本文件；如果選中“File(s)”項(xiàng)，并且“Format”項(xiàng)選中“SDF”時(shí)，則可以輸出一個(gè)“.SDF”格式文件。Mode：此項(xiàng)為網(wǎng)絡(luò)表輸出模式選擇項(xiàng)，包括物理網(wǎng)絡(luò)和邏輯網(wǎng)絡(luò)兩種模式。邏輯網(wǎng)絡(luò)包括引腳名，而物理網(wǎng)絡(luò)包括引腳號(hào)。主要有用的是物理網(wǎng)絡(luò)，像復(fù)合元件(如7400)的各個(gè)子件在外觀上被組合到一起(例如作為U1)，而在邏輯網(wǎng)絡(luò)表中它們?nèi)苑蛛x體現(xiàn)，如U1：A、U1：B、U1：C、U1：D。邏輯網(wǎng)絡(luò)表主要用于仿真，而物理網(wǎng)絡(luò)表用于PCB設(shè)計(jì)。

傳輸模式在ISIS中僅用于專業(yè)應(yīng)用中，有專門的文檔說(shuō)明。Scope：此項(xiàng)為范圍選擇項(xiàng)，生成網(wǎng)絡(luò)表的缺省范圍是整個(gè)設(shè)計(jì)，即“WholeDesign”選項(xiàng)。而“CurrentSheet”選項(xiàng)僅生成當(dāng)前已加載頁(yè)面的網(wǎng)絡(luò)表，這通常用于想要從子頁(yè)中提取網(wǎng)絡(luò)表的情況，例如要做一個(gè)“子卡”，在ARES中進(jìn)行布線時(shí)這個(gè)子卡要單獨(dú)設(shè)計(jì)，但它仍然是整個(gè)設(shè)計(jì)的一部分，仍然需要仿真。Depth：此項(xiàng)為網(wǎng)絡(luò)表輸出深度選擇項(xiàng)。Depth的缺省模式是“Flatten”，這時(shí)，帶子頁(yè)的對(duì)象將被它們的實(shí)現(xiàn)電路所替代。如果沒(méi)有選中“Flatten”選項(xiàng)，這種替代就不會(huì)發(fā)生，而且這種帶子頁(yè)的對(duì)象會(huì)出現(xiàn)在元件列表和網(wǎng)絡(luò)表中。Format：此選項(xiàng)是和“Output”選項(xiàng)配合使用的，當(dāng)“Output”選項(xiàng)選中“File(s)”之后，ISIS可以生成許多種格式的網(wǎng)絡(luò)表。SDF是“Labcenter”的格式，其他格式則用于和第三方軟件的接口，所以該選項(xiàng)一般選為“SDF”。當(dāng)生成網(wǎng)絡(luò)表時(shí)，可能發(fā)生各種錯(cuò)誤，最常見(jiàn)的就是兩個(gè)元件重名。不論發(fā)生什么樣的錯(cuò)誤，都會(huì)彈出一個(gè)文本來(lái)顯示它，用戶可以根據(jù)提示進(jìn)行修改。8.7電氣規(guī)則檢查

對(duì)設(shè)計(jì)完成之后的電路仍舊需要進(jìn)行電氣規(guī)則的檢查，具體操作是先選擇【Tools】→【ElectricalRuleCheck】菜單項(xiàng)，出現(xiàn)電氣規(guī)則檢查報(bào)告，如圖8-78所示。在此報(bào)告中提示網(wǎng)絡(luò)表已經(jīng)生成，沒(méi)有發(fā)現(xiàn)電氣錯(cuò)誤，用戶可以進(jìn)行下一步操作。圖8-78電氣規(guī)則檢查報(bào)告8.8元件報(bào)表

原理圖設(shè)計(jì)完成之后可以將其存盤保存，同時(shí)，也可以生成相關(guān)報(bào)表文件。具體操作如下。選擇【Tools】→【BillofMaterials】菜單項(xiàng)，出現(xiàn)如圖8-79所示下拉列表，有四種形式的報(bào)表文件可供選擇，可根據(jù)需要分別生成如圖8-80～圖8-83所示的報(bào)表文件。圖8-79BillofMaterials菜單項(xiàng)