數(shù)字電子技術基礎-第8章-可編程邏輯器件與VHDL語言

第八章可編程邏輯器件與VHDL語言第一節(jié)可編程邏輯器件概述一、可編程邏輯器件的發(fā)展歷史二、可編程邏輯器件的分類（一）按集成度分類1．低密度可編程邏輯器件LDPLD（LowDensityPLD）2．高密度可編程邏輯器件HDPLD（HighDensityPLD）(二)按基本結構分類

(三)按編程工藝分類1．熔絲（Fuse）或反熔絲（Anti-Fuse）編程工藝的器件2．UVEPROM編程工藝的器件3．EEPROM編程工藝的器件4．FLASH（閃速存儲器）編程工藝的器件5．SRAM編程工藝的器件(四)按照制造工藝，還可分為雙極型和MOS型(五)其它分類方法三、可編程邏輯器件中信號連接關系的表示和門電路的慣用畫法四、與-或陣列圖第二節(jié)可編程邏輯器件一、PROM器件PROM器件的結構和使用方法在第七章中已詳細講述，此處不再贅述。PROM的與陣列固定，與陣列輸出的乘積項全部是最小項，或陣列可編程。用PROM實現(xiàn)組合邏輯函數(shù)時不用化簡，直接應用最小項表達式即可例8-1

用適當容量的PROM實現(xiàn)兩位二進制數(shù)快速乘法器，要求畫出與-或陣列圖。二、可編程邏輯陣列PLA器件四、高密度可編程邏輯器件（HDPLD）（一）現(xiàn)場可編程門陣列（FPGA）（二）復雜可編程邏輯器件（CPLD）第三節(jié)硬件描述語言VHDL的基本語法一、硬件描述語言概述硬件描述語言（HardwareDescriptionLanguage，HDL）是硬件設計者和電子設計自動化（ElectronicDesignAutomation，EDA）工具之間的界面。設計者使用HDL來描述自己的設計方案（或設計要求、設計意圖），并把這個描述告訴EDA工具，最后在EDA工具的幫助下進行詳細設計和驗證。EDA工具主要包括模擬（仿真）軟件和綜合軟件。行為描述文件和輸入信號激勵作為模擬（仿真）軟件的輸入，待模擬（仿真）軟件處理后，得到輸出信號的波形圖。行為描述文件和約束條件文件作為綜合軟件的輸入，待綜合軟件處理后，得到網(wǎng)表和報告文件。（一）成為IEEE標準的兩種HDL

1．VHDL2．Verilog-HDL

（二）VHDL簡介1．描述2．模擬的模型3．綜合的模型（三）VHDL語言的特點1．象漢語、英語一樣是一種高級語言，只不過在語法、詞匯方面要簡單得多，專用于描述硬件。2．可讀性好。因為是高級語言，比邏輯符號圖更易理解。3．VHDL語言本身生命周期長。因為與工藝無關，不會因工藝的過時而使電路描述過時。4．支持大規(guī)模設計的分解和已有設計的再利用。5．VHDL已成為標準，得到眾多EDA公司的支持，可適用于多種工作平臺。而其它輸入方式與特定環(huán)境有關，不能重復使用。（四）學習VHDL語言應注意的幾個問題1．了解VHDL語言模擬器是如何模擬代碼的過程有助于弄清一些VHDL語句的語義，而對語義有一個清楚地理解可使你能夠精練準確地進行VHDL代碼編寫。目前常用的VHDL模擬軟件有ActiveHDL和Modelsim。2．VHDL語言的有些構造，較多的是專用于模擬和驗證而不是綜合，綜合軟件也許會忽略掉這樣的構造和規(guī)則。VHDL是基于模擬的語言，它所提供的行為描述的一切方便手段實際上都是為建立模擬模型的。3．用于模擬的模型和用于綜合的模型有差別。4．為綜合而寫的代碼可以進行模擬，但不是所有為模擬而寫的代碼可以用來綜合。5．應大致了解綜合軟件的工作原理。目前常用的綜合軟件有Synplicity公司的Synplify

和SynplifyPro軟件，Synopsys公司的FPGAExpress軟件，Mentor公司的LeonardoSpectrum軟件，Xilinx公司的XST(XilinxSynthesisTechnology)軟件。6．將VHDL和CPLD、FPGA的學習結合起來。7．應基本熟悉CPLD、FPGA器件的邏輯資源。二、基本的VHDL模型第五節(jié)基本硬件電路模塊的VHDL模型一、二輸入與門的VHDL描述ENTITYand2_gateISPORT(a,b:INBit;y:OUTBit);ENDand2_gate;ARCHITECTUREbasicOFand2_gateISBEGINPROCESS(a,b)BEGINy<=aANDb;ENDPROCESSand2_behavior;ENDbasic;QuartusⅡ5.0軟件使用簡介一、使用工程向導建立工程二、建立設計文件三、綜合點擊Pro