第6章總線系統(tǒng)

總線的概念和結(jié)構(gòu)形態(tài)總線接口總線仲裁、定時(shí)和數(shù)據(jù)傳送模式PCI總線ISA總線和InfiniBand總線第六章總線系統(tǒng)(BusSystem)1概念

是構(gòu)成計(jì)算機(jī)系統(tǒng)的互聯(lián)機(jī)構(gòu)，是多個系統(tǒng)功能部件（運(yùn)算器、控制器、存儲器、輸入/輸出設(shè)備）之間進(jìn)行數(shù)據(jù)傳送的公共通路。6.1.1總線（BUS）的基本概念6.1總線的概念和結(jié)構(gòu)形態(tài)總線往往是計(jì)算機(jī)數(shù)據(jù)交換的中心，總線的結(jié)構(gòu)、技術(shù)和性能都直接影響著計(jì)算機(jī)系統(tǒng)的性能和效率。由傳輸信息的電路和管理信息傳輸?shù)膮f(xié)議組成。2總線分類（1）內(nèi)部總線：CPU內(nèi)部連接各寄存器及運(yùn)算部件之間的總線。（2）系統(tǒng)總線：CPU同計(jì)算機(jī)系統(tǒng)的其他高速功能部件(存儲器、通道等)間互相連接的總線。

（3）I/O總線：中、低速I/0設(shè)備間互相連接的總線。注：在任何時(shí)刻，只可以有一個部件向總線上發(fā)送信息，但卻可以有一個或多個部件同時(shí)接收信息。3總線結(jié)構(gòu)組成：連接設(shè)備的信號線，即總線通道；總線上的設(shè)備；管理總線的部件，即總線控制器。(1)總線通道按照信號類型可分為數(shù)據(jù)總線、控制總線和地址總線。只是邏輯上的劃分。數(shù)據(jù)總線寬度是決定連接到總線上的設(shè)備可能獲得的最大性能的決定因素之一，也是影響系統(tǒng)性能的關(guān)鍵因素之一。地址總線是標(biāo)明發(fā)送或接收數(shù)據(jù)的設(shè)備編號信號線。其寬度決定了總線上連接設(shè)備的能力?？刂瓶偩€用于控制總線設(shè)備對數(shù)據(jù)線和地址線的使用。(2)總線上的設(shè)備

主設(shè)備(Master)和從設(shè)備(Slave)。主設(shè)備能夠申請總線使用權(quán)，而從設(shè)備不具有總線使用權(quán)。(3)總線接口是連接功能部件和總線的橋梁，它完成功能部件的信號和總線信號之間的協(xié)調(diào)和轉(zhuǎn)換，因此具有對總線和設(shè)備兩個方面的工作?？刂菩盘栔饕瓿稍O(shè)備之間進(jìn)行信息交換時(shí)的定時(shí)和命令。其中定時(shí)信號標(biāo)明有效地址和數(shù)據(jù)出現(xiàn)在總線上的時(shí)間。命令信號定義總線上所要完成的操作。4總線連接的主要優(yōu)點(diǎn)(1)多個部件之間采用總線連接方式，可大大降低部件間互連的復(fù)雜性，大幅度減少連線數(shù)量。(2)由于多個部件之間連接的多個控制接口變成了每個部件與總線間的一個連接接口，連接接口的器材量大幅度減少。(3)如果設(shè)備之間沒有或者很少有多個部件同時(shí)進(jìn)行信息交換，采用總線方式連接這些部件可有效發(fā)揮總線連接的優(yōu)點(diǎn)。CPU插件板M.M插件板I/O插件板總線物理實(shí)現(xiàn)BUS5總線特性①物理特性：總線的物理連接方式，包括總線的根數(shù)、總線的插頭、插座形狀、引腳線排列方式等。③電氣特性：定義每一根線上信號的傳遞方向及有效電平范圍。一般規(guī)定送入CPU的信號叫輸入信號、從CPU發(fā)出的信號叫輸出信號。④時(shí)間特性：定義每根線在什么時(shí)間有效，即規(guī)定總線上各信號有效的時(shí)序關(guān)系。

②功能特性：描述總線中每一根線的功能。計(jì)算機(jī)總線的結(jié)構(gòu)幾種常用的標(biāo)準(zhǔn)總線ISA（IndustrialStandardArchitecture）總線：工業(yè)標(biāo)準(zhǔn)結(jié)構(gòu)總線，8位（后來16位）數(shù)據(jù)線，20位（后來24位）地址線，工作頻率8.33MHz。EISA（ExtendedIndustrialStandardArchitecture）總線：擴(kuò)展工業(yè)標(biāo)準(zhǔn)結(jié)構(gòu)總線，16或32位數(shù)據(jù)線，32位地址線，工作頻率8.33MHz，支持Burst方式傳輸數(shù)據(jù)。VESA（VideoElectronicsStandardAssociation）總線：32位局部總線，連接顯卡、網(wǎng)卡等，最高工作頻率33MHz。沒有嚴(yán)格標(biāo)準(zhǔn)，各廠家產(chǎn)品兼容性差，針對80486。PCI（PeripheralComponentInterface）總線：外圍部件互連總線（局部總線），V1.0支持33MHz工作頻率，32位地址和數(shù)據(jù)線互用；V2.1支持66MHz工作主頻，64位地址和數(shù)據(jù)線互用。

①總線寬度；

②總線控制方式；③時(shí)鐘模式；

④總線復(fù)用；

⑤信號線數(shù)；⑥總線帶寬；

⑦其它標(biāo)準(zhǔn)：如總線負(fù)載能力，電源電壓等。7衡量總線性能的指標(biāo)：總線帶寬：總線本身所能達(dá)到的最高傳輸速率，單位：MB/S(兆字節(jié)/秒)。影響總線帶寬的因素：

(１)總線布線長度；

(２)總線驅(qū)動器/接受器性能；

(３)連接在總線上的模塊數(shù)；例：〔1〕某總線在一個總線周期中并行傳送4個字節(jié)的數(shù)據(jù)，假如一個總線周期等于一個總線時(shí)鐘周期，總線時(shí)鐘頻率為33MHz，總線帶寬是多少？〔2〕如果一個總線周期中并行傳送64位數(shù)據(jù)，總線時(shí)鐘頻率升為66MHz，總線帶寬是多少？解：〔1〕設(shè)總線帶寬用Dr表示，總線時(shí)鐘周期用T=1/f表示，一個總線周期傳送的數(shù)據(jù)量用D來表示，則：

Dr=D/T=D*f=4B*33*106=132MB/s〔2〕64位=8B

Dr=D/T=D*f=8B*66*106=528MB/s

特點(diǎn)：使用一條單一的系統(tǒng)總線來連接CPU、主存和I/O設(shè)備。在單總線結(jié)構(gòu)中，要求連接到總線上的邏輯部件必須高速運(yùn)行，以便在某些設(shè)備需要使用總線時(shí)，能迅速獲得總線控制權(quán)；而當(dāng)不再使用總線時(shí)，能迅速放棄總線控制權(quán)。否則，由于一條總線由多種功能部件共用，可能導(dǎo)致很大的時(shí)間延遲。要求：連到總線上的邏輯部件必須高速運(yùn)行。單總線系統(tǒng)中，對輸入/輸出設(shè)備的操作，完全和主存的操作方法一樣來處理。某些外圍設(shè)備也可以指定地址。此時(shí)外圍設(shè)備通過與CPU中的控制部件交換信息的方式占有總線。

6.1.2總線的連接方式1.單總線結(jié)構(gòu)6.1.2總線的連接方式2.多總線：在CPU、主存、I/O之間互聯(lián)采用多條總線。如圖所示。6.1.2總線的連接方式高速的CPU總線：CPU和cache之間采用系統(tǒng)總線：主存連在其上。高速總線上可以連接高速LAN（100Mb/s局域網(wǎng)）、視頻接口、圖形接口、SCSI接口（支持本地磁盤驅(qū)動器和其他外設(shè)）、Firewire接口（支持大容量I/O設(shè)備）。高速總線通過擴(kuò)充總線接口與擴(kuò)充總線相連，擴(kuò)充總線上可以連接串行方式工作的I/O設(shè)備。通過橋CPU總線、系統(tǒng)總線和高速總線彼此相連。橋?qū)嵸|(zhì)上是一種具有緩沖、轉(zhuǎn)換、控制功能的邏輯電路。多總線結(jié)構(gòu)體現(xiàn)了高速、中速、低速設(shè)備連接到不同的總線上同時(shí)進(jìn)行工作，以提高總線的效率和吞吐量，而且處理器結(jié)構(gòu)的變化不影響高速總線。6.1.3總線的內(nèi)部結(jié)構(gòu)早期總線的內(nèi)部結(jié)構(gòu)如圖所示，它實(shí)際上是處理器芯片引腳的延伸，是處理器與I/O設(shè)備適配器的通道。這種簡單的總線一般也由50～100條線組成，這些線按其功能可分為三類：地址線、數(shù)據(jù)線和控制線。6.1.3總線的內(nèi)部結(jié)構(gòu)缺點(diǎn)：（1）CPU是總線上惟一的主控者。即使后來增加了具有簡單仲裁邏輯的DMA控制器以支持DMA傳送，但仍不能滿足多CPU環(huán)境的要求。（2）總線信號是CPU引腳信號的延伸，故總線結(jié)構(gòu)緊密與CPU相關(guān)，通用性較差。

數(shù)據(jù)傳送總線：由地址線、數(shù)據(jù)線、控制線組成；為減少布線，數(shù)據(jù)線和地址線常采用多路復(fù)用方式。

仲裁總線：總線請求線和總線授權(quán)線。

中斷和同步總線：用于處理帶優(yōu)先級的中斷操作，包括中斷請求線和中斷認(rèn)可線。

公用線：包括時(shí)鐘信號線、電源線、地線、系統(tǒng)復(fù)位線以及加電或斷電的時(shí)序信號線等。當(dāng)代總線劃分：分層次多總線結(jié)構(gòu)

優(yōu)點(diǎn)：不僅解決總線負(fù)載過重，而且使總線設(shè)計(jì)簡單，并能充分發(fā)揮每類總線的效能。

Pentium的總線：三層次的多總線結(jié)構(gòu)。

CPU總線

CPU-存儲器總線，64位數(shù)據(jù)線+32位地址線的同步總線，總線時(shí)鐘頻率66.6MHz(60MHz)，總線上還有一個L2級cache，由主存控制器和cache控制器芯片來管理CPU對主存和cache的存取，主控是CPU，在必要時(shí)可以放棄總線控制權(quán)，是CPU引腳信號的延伸。

6.1.4總線結(jié)構(gòu)實(shí)例PCI總線

用于連接高速的I/O設(shè)備模塊，通過“橋”芯片，上面與更高速的CPU總線相連，下面與低速的ISA總線相接。32位或64位同步總線，地址/數(shù)據(jù)分時(shí)復(fù)用，時(shí)鐘頻率33.3MHz，帶寬為132MB/s，采用集中式仲裁，有專用的PCI總線仲裁器，主板上一般有3個PCI總線擴(kuò)充槽。6.1.4總線結(jié)構(gòu)實(shí)例

Pentium機(jī)的總線結(jié)構(gòu)分為三層：CPU總線、PCI總線和ISA總線。

CPUPCIISA北橋南橋主板介紹主板是電腦中最重要的部件之一，是整個電腦工作的基礎(chǔ)，那么主板都哪些部分組成的呢，下面我們就來看一下。計(jì)算機(jī)技術(shù)已非常成熟，幾乎都是模塊化的設(shè)計(jì)。分為許多個功能塊，每個功能塊由一些芯片或元件來完成。萬變不離其宗，大致說來，主板由以下幾個部分組成：CPU插槽[插座]、內(nèi)存插槽、高速緩存局域總線和擴(kuò)展總線、硬盤、軟驅(qū)、串口、并口等外設(shè)；接口時(shí)鐘和CMOS控制芯片。ISA插槽PCI插槽AGP插槽北橋芯片組南橋芯片組內(nèi)存插槽CPU插槽IDE接口軟驅(qū)接口并口連接器串口連接器ROMBIOS鼠標(biāo)鍵盤USB接口主板電源插座現(xiàn)代PC機(jī)的結(jié)構(gòu)6.2.1信息的傳送方式1.碼元

信息傳輸通道中，攜帶數(shù)據(jù)信息的信號單元。2.波特率（碼元傳輸率）

每秒鐘通過信道傳輸?shù)拇a元數(shù)。是傳輸信道頻寬的指標(biāo)。3.碼元時(shí)間

波特率的倒數(shù)，即傳輸一位碼元的時(shí)間。6.2總線接口6.2總線接口

只用一條傳輸線，且采用脈沖傳送。

在串行傳送時(shí)，按照順序來傳送表示一個數(shù)碼的所有二進(jìn)制位的脈沖信號，每次一位。當(dāng)使用脈沖信號傳遞連續(xù)的“1”或“0”數(shù)碼時(shí)，必須采用某種時(shí)序格式，以便使接收設(shè)備能加以識別，通常采用“位時(shí)間”（即一個二進(jìn)制位在傳輸線上占用的時(shí)間長度），一般低位在前，高位在后。1.串行傳送在串行傳送時(shí)，被傳送的數(shù)據(jù)需要在發(fā)送部件進(jìn)行并—串變換，即拆卸，在接收部件進(jìn)行串—并變換，稱為裝配。2.并行傳送

每個數(shù)據(jù)位單獨(dú)占用一條傳輸線。這樣每一條線分別代表了二進(jìn)制數(shù)的不同位值。一般采用電位傳送，系統(tǒng)總線都采用“并行傳送”方式。3.分時(shí)傳送一是采用總線復(fù)用方式，如在傳輸線上既傳輸數(shù)據(jù)又傳送地址，為此必須劃分時(shí)間片來實(shí)現(xiàn)傳送任務(wù)；二是共享總線的部件分時(shí)使用總線。6.2.2接口的基本概念

I/O設(shè)備適配器，廣義上講，接口指CPU和主存、外圍設(shè)備之間通過總線進(jìn)行連接的邏輯部件。接口在它動態(tài)連接的部件間起“轉(zhuǎn)換器”的作用，以實(shí)現(xiàn)彼此間的信息傳送?？刂疲嚎砍绦虻闹噶钚畔砜刂仆鈬O(shè)備的動作。緩沖：作為緩沖器，用以補(bǔ)償各種設(shè)備在速度上的差異。狀態(tài)：監(jiān)視外圍設(shè)備的工作狀態(tài)并保存狀態(tài)信息，供CPU詢問外圍設(shè)備時(shí)進(jìn)行分析之用。轉(zhuǎn)換：完成任何要求的數(shù)據(jù)轉(zhuǎn)換。整理：完成一些特別的功能，如修改字計(jì)數(shù)器或當(dāng)前AR。程序中斷：外圍設(shè)備向CPU請求某種動作時(shí)，接口即發(fā)生一個中斷請求信號到CPU。

接口通常具有的功能：適配器必須有的兩個接口:

(1)和系統(tǒng)總線的接口，其數(shù)據(jù)交換一定是并行方式；(2)和外設(shè)的接口，可能是并行或串行；分類：串行數(shù)據(jù)接口和并行數(shù)據(jù)接口。【例2】

利用串行方式傳送字符，每秒鐘傳送的數(shù)據(jù)位數(shù)常稱為波特。假設(shè)數(shù)據(jù)傳送速率是120個字符/秒，每一個字符格式規(guī)定包含10個數(shù)據(jù)位(起始位、停止位、8個數(shù)據(jù)位)，問傳送的波特?cái)?shù)是多少？每個數(shù)據(jù)位占用的時(shí)間是多少？【解】：波特?cái)?shù)為：10位×120/秒=1200波特

每個數(shù)據(jù)位占用的時(shí)間Td是波特?cái)?shù)的倒數(shù)：Td=1/1200=0.833×0.001s=0.833ms發(fā)送8位數(shù)據(jù)：59H＝01011001B，偶校驗(yàn)、兩個停止位6.3總線的仲裁、定時(shí)和數(shù)據(jù)傳送模式總線控制器是總線系統(tǒng)的核心，任務(wù)是管理總線的使用，包括總線上設(shè)備的管理和設(shè)備使用總線過程的管理。其物理上不一定是一個獨(dú)立的控制器，其功能可分布到總線的各個部件或者設(shè)備上。功能：總線系統(tǒng)資源的管理：總線系統(tǒng)資源有存儲空間，設(shè)備端口，通道、中斷等。總線控制器具有資源分配、沖突判定、設(shè)備選擇、啟動、復(fù)位等功能。提出：為解決多個主設(shè)備同時(shí)競爭總線控制權(quán)的問題，必須具有總線仲裁部件，以某種方式選擇其中一個主設(shè)備作為總線下一次的主方。

對多個主設(shè)備提出的占用總線請求，一般采用優(yōu)先級或公平策略進(jìn)行仲裁。被授權(quán)的主方在當(dāng)前總線周期一結(jié)束，即接管總線，開始新的信息傳送。

6.3.1總線的仲裁總線占用期：主方持續(xù)控制總線的時(shí)間。功能模塊狀態(tài)：主動和被動。按照總線仲裁電路的位置不同，仲裁方式分為集中式仲裁和分布式仲裁。

仲裁電路集中在一起，通常由一個模塊實(shí)現(xiàn)。每功能模塊有兩條線連到中央仲裁器：一條為送往仲裁器的總線請求信號線BR，一條是仲裁器送出的總線授權(quán)信號線BG。1.集中式仲裁1）鏈?zhǔn)讲樵兎绞?/p>

特點(diǎn)：

共用一條總線授權(quán)線，總線授權(quán)信號BG串行地從一個I/O接口傳送到下一個I/O接口，如果該接口沒有請求，則繼續(xù)往下查詢；如果有總線請求，則BG信息不再向下查詢，該接口獲得總線控制權(quán)。共用一個BS線表示當(dāng)前總線是否被使用著。各設(shè)備的優(yōu)先級是按照BG線上離中央仲裁器的遠(yuǎn)近來確定。

優(yōu)點(diǎn)：只用很少幾根線就能按一定優(yōu)先次序?qū)崿F(xiàn)總線仲裁，且可方便地?cái)U(kuò)充設(shè)備。

缺點(diǎn)：對詢問鏈電路故障敏感，優(yōu)先級固定而不能調(diào)整、速度慢。集中仲裁：鏈?zhǔn)讲樵兎绞娇偩€控制部件I/O接口0…BSBRI/O接口1I/O接口n…BG數(shù)據(jù)線地址線BS-總線忙BR-總線請求BG-總線同意I/O接口12）計(jì)數(shù)器定時(shí)查詢方式

總線上任一設(shè)備要求使用總線時(shí)，通過BR線發(fā)出總線請求。中央仲裁器接到請求信號以后，在BS線為“0”的情況下讓計(jì)數(shù)器開始計(jì)數(shù)，計(jì)數(shù)值通過一組地址線發(fā)向設(shè)備，每個設(shè)備接口都有一個設(shè)備地址判別電路，當(dāng)?shù)刂肪€上的計(jì)數(shù)值與請求總線的設(shè)備地址一致時(shí)，該設(shè)備設(shè)置“1”BS線，獲得總線使用權(quán)，此時(shí)中止（pausenotstop）計(jì)數(shù)查詢。

比較：少了一條BG線，可改變優(yōu)先次序，對電路的故障不如鏈?zhǔn)矫舾?，但增加了主控線數(shù)，控制較復(fù)雜。優(yōu)點(diǎn)：設(shè)備優(yōu)先級可以改變，仲裁策略靈活性高。0BS-總線忙BR-總線請求總線控制部件數(shù)據(jù)線地址線I/O接口0…BSBRI/O接口1I/O接口n設(shè)備地址集中仲裁：計(jì)數(shù)器定時(shí)查詢方式I/O接口1計(jì)數(shù)器設(shè)備地址13）獨(dú)立請求方式

每一共享總線的設(shè)備均有一對BRi和BGi，當(dāng)設(shè)備要使用總線時(shí)，便發(fā)出總線請求信號，中央仲裁器有一個排隊(duì)電路，根據(jù)一定的優(yōu)先次序決定首先響應(yīng)哪個設(shè)備的請求，給設(shè)備以授權(quán)信號。

優(yōu)點(diǎn)：響應(yīng)時(shí)間最快；對優(yōu)先次序的控制相當(dāng)靈活（可以預(yù)先固定、也可以通過程序來改變，還可屏蔽某個設(shè)備的總線請求）。

對于單CPU系統(tǒng)總線，中央仲裁器又稱總線控制器，是CPU的一部分，而按照目前的總線標(biāo)準(zhǔn)中央仲裁器一般是單獨(dú)功能模塊。排隊(duì)器排隊(duì)器集中仲裁：獨(dú)立請求方式總線控制部件數(shù)據(jù)線地址線I/O接口0I/O接口1I/O接口n…BR0BG0BR1BG1BRnBGnBG-總線同意BR-總線請求2.分布式仲裁

不需要中央仲裁器，每個主方都有自己的仲裁號和仲裁器；當(dāng)總線申請時(shí)，把各自唯一的仲裁號發(fā)到共享的總線上，每個仲裁器把仲裁線上的號和自己的號比較，如果總線上的號大，則它的總線請求不予響應(yīng)，并撤銷它的仲裁號。最后，獲勝的仲裁號留在仲裁總線上。中央處理器設(shè)備接口0設(shè)備接口1設(shè)備接口N3126.4.1、總線的定時(shí)

總線的一次信息傳送過程：請求總線、總線仲裁、尋址、信息傳送、狀態(tài)返回（或錯誤報(bào)告）。為了同步主從方的操作，必須制定定時(shí)協(xié)議。定時(shí)就是指事件出現(xiàn)在總線上的時(shí)序關(guān)系

。6.4總線的定時(shí)和數(shù)據(jù)傳送模式6.4.1總線的定時(shí)（時(shí)序協(xié)議）同步定時(shí)（時(shí)序）總線操作的各個過程由共用的總線時(shí)鐘信號控制適合速度相當(dāng)?shù)钠骷ミB總線，否則需要準(zhǔn)備好信號讓快速器件等待慢速器件微處理器控制的總線時(shí)序采用同步時(shí)序異步定時(shí)（時(shí)序）總線操作需要握手聯(lián)絡(luò)（應(yīng)答）信號控制數(shù)據(jù)傳輸?shù)拈_始伴隨有啟動（選通或讀寫）信號數(shù)據(jù)傳輸?shù)慕Y(jié)束有一個確認(rèn)信號，進(jìn)行應(yīng)答1.同步定時(shí)

事件出現(xiàn)在總線上的時(shí)刻由總線時(shí)鐘信號來確定。優(yōu)點(diǎn)：規(guī)定明確、統(tǒng)一、模塊間配合簡單一致。缺點(diǎn)：主從模塊時(shí)間配合屬強(qiáng)制性同步，必須在限定時(shí)間內(nèi)完成規(guī)定的要求，并且對所有模塊都用同一限時(shí)，勢必造成對不相同速度的部件而言，必須按最慢的速度部件來設(shè)計(jì)公共時(shí)鐘，嚴(yán)重影響總線工作效率。

適用范圍：僅適合總線長度較短、各個功能模塊存取時(shí)間比較接近的情況。同步式數(shù)據(jù)輸入T1總線傳輸周期T2T3T4

時(shí)鐘

地址

讀命令數(shù)據(jù)同步式數(shù)據(jù)輸出T1總線傳輸周期T2T3T4

時(shí)鐘

地址

寫命令數(shù)據(jù)2.異步定時(shí)

建立在應(yīng)答式或互鎖機(jī)制基礎(chǔ)之上，后一事件出現(xiàn)在總線上的時(shí)刻取決于前一事件的出現(xiàn)。優(yōu)點(diǎn)：不需要統(tǒng)一的公共時(shí)鐘，總線周期的長度可變，不把響應(yīng)時(shí)間強(qiáng)加到功能模塊上，允許快速和慢速的功能模塊都能連接到同一總線上，給設(shè)計(jì)者以充分的靈活和選擇余地。缺點(diǎn)：增加了總線的復(fù)雜性和成本。不互鎖半互鎖全互鎖異步時(shí)序的互鎖關(guān)系主設(shè)備從設(shè)備請求回答【例3】某CPU采用集中式仲裁方式，使用獨(dú)立請求與菊花鏈查詢相結(jié)合的二維總線控制結(jié)構(gòu)。每一對請求線BRi和授權(quán)線BGi組成一對菊花鏈查詢電路。每一根請求線可以被若干個傳輸速率接近的設(shè)備共享。當(dāng)這些設(shè)備要求傳送時(shí)通過BRi線向仲裁器發(fā)出請求，對應(yīng)的BGi線則串行查詢每個設(shè)備，從而確定哪個設(shè)備享有總線控制權(quán)。請分析說明圖6.14所示的總線仲裁時(shí)序圖。6.4.2總線數(shù)據(jù)傳送模式讀、寫操作：讀操作是由從方到主方的數(shù)據(jù)傳送；寫操作是由主方到從方的數(shù)據(jù)傳送。一般，主方先以一個總線周期發(fā)出命令和從方地址，經(jīng)過一定的延時(shí)再開始數(shù)據(jù)傳送總線周期。為了提高總線利用率，減少延時(shí)損失，主方完成尋址總線周期后可讓出總線控制權(quán)，以使其他主方完成更緊迫的操作。然后再重新競爭總線，完成數(shù)據(jù)傳送總線周期。6.4.2總線數(shù)據(jù)傳送模式塊傳送操作：只需給出塊的起始地址，然后對固定塊長度的數(shù)據(jù)一個接一個地讀出或?qū)懭?。對于CPU（主方）存儲器（從方）而言的塊傳送，常稱為猝發(fā)式傳送，其塊長一般固定為數(shù)據(jù)線寬度（存儲器字長）的4倍。例如一個64位數(shù)據(jù)線的總線，一次猝發(fā)式傳送可達(dá)256位。這在超標(biāo)量流水中十分有用。寫后讀、讀修改寫操作：這是兩種組合操作。只給出地址一次（表示同一地址），或進(jìn)行先寫后讀操作，或進(jìn)行先讀后寫操作。前者用于校驗(yàn)?zāi)康模笳哂糜诙嗟莱绦蛳到y(tǒng)中對共享存儲資源的保護(hù)。這兩種操作和猝發(fā)式操作一樣，主方掌管總線直到整個操作完成。6.4.2總線數(shù)據(jù)傳送模式廣播、廣集操作：一般而言，數(shù)據(jù)傳送只在一個主方和一個從方之間進(jìn)行。但有的總線允許一個主方對多個從方進(jìn)行寫操作，這種操作稱為廣播。與廣播相反的操作稱為廣集，它將選定的多個從方數(shù)據(jù)在總線上完成AND或OR操作，用以檢測多個中斷源。6.4.2總線數(shù)據(jù)傳送模式演示過程6.4.2總線數(shù)據(jù)傳送模式6.5HOST總線和PCI總線6.5HOST總線和PCI總線HOST總線：該總線有CPU總線、系統(tǒng)總線、主存總線、前端總線等多種名稱，各自反映了總線功能的一個方面。這里稱“宿主”總線，也許更全面，因?yàn)镠OST總線不僅連接主存，還可以連接多個CPU。HOST總線：連接“北橋”芯片與CPU之間的信息通路，它是一個64位數(shù)據(jù)線和32位地址線的同步總線。32位的地址線可支持處理器4GB的存儲尋址空間?？偩€上還接有L2級cache，主存與cache控制器芯片。后者用來管理CPU對主存和cache的存取操作。CPU擁有HOST總線的控制權(quán)，但在必要情況下可放棄總線控制權(quán)。6.5.1

HOST總線和PCI總線

一、概述6.5.1

HOST總線和PCI總線PCI總線：連接各種高速的PCI設(shè)備。PCI是一個與處理器無關(guān)的高速外圍總線，又是至關(guān)重要的層間總線。它采用同步時(shí)序協(xié)議和集中式仲裁策略，并具有自動配置能力。PCI設(shè)備可以是主設(shè)備，也可以是從設(shè)備，或兼而有之。在PCI設(shè)備中不存在DMA（直接存儲器傳送）的概念，這是因?yàn)镻CI總線支持無限的猝發(fā)式傳送。這樣，傳統(tǒng)總線上用DMA方式工作的設(shè)備移植到PCI總線上時(shí)，采用主設(shè)備工作方式即可。系統(tǒng)中允許有多條PCI總線，它們可以使用HOST橋與HOST總線相連，也可使用PCI/PCI橋與已和HOST總線相連的PCI總線相連，從而得以擴(kuò)充PCI總線負(fù)載能力。LAGACY總線：可以是ISA，EISA，MCA等這類性能較低的傳統(tǒng)總線，以便充分利用市場上豐富的適配器卡，支持中、低速I/O設(shè)備。6.5.1

HOST總線和PCI總線在PCI總線體系結(jié)構(gòu)中有三種橋。其中HOST橋又是PCI總線控制器，含有中央仲裁器。橋起著重要的作用，它連接兩條總線，使彼此間相互通信。橋又是一個總線轉(zhuǎn)換部件，可以把一條總線的地址空間映射到另一條總線的地址空間上，從而使系統(tǒng)中任意一個總線主設(shè)備都能看到同樣的一份地址表。橋本身的結(jié)構(gòu)可以十分簡單，如只有信號緩沖能力和信號電平轉(zhuǎn)換邏輯，也可以相當(dāng)復(fù)雜，如有規(guī)程轉(zhuǎn)換、數(shù)據(jù)快存、裝拆數(shù)據(jù)等。6.5.1

HOST總線和PCI總線二、PCI總線信號線PCI總線的基本傳輸機(jī)制是猝發(fā)式傳送，利用橋可以實(shí)現(xiàn)總線間的猝發(fā)式傳送。寫操作時(shí)，橋把上層總線的寫周期先緩存起來，以后的時(shí)間再在下層總線上生成寫周期，即延遲寫。讀操作時(shí)，橋可早于上層總線，直接在下層總線上進(jìn)行預(yù)讀。無論延遲寫和預(yù)讀，橋的作用可使所有的存取都按CPU的需要出現(xiàn)在總線上。6.5.1

HOST總線和PCI總線PCI總線信號線必要引腳控設(shè)備49條目標(biāo)設(shè)備47條可選引腳51條（主要用于64位擴(kuò)展、中斷請求、高速緩存支持等）總引腳數(shù)120條（包含電源、地、保留引腳等）6.5.1

HOST總線和PCI總線三、總線周期類型PCI總線周期由當(dāng)前被授權(quán)的主設(shè)備發(fā)起。PCI支持任何主設(shè)備和從設(shè)備之間點(diǎn)到點(diǎn)的對等訪問，也支持某些主設(shè)備的廣播讀寫。存儲器讀/寫總線周期存儲器寫和使無效周期特殊周期配置讀/寫周期四、橋的功能連接兩條總線，使彼此間互相通信。完成總線間地址空間映射。實(shí)現(xiàn)總線間的猝發(fā)式傳送。實(shí)現(xiàn)PCI總線的擴(kuò)充、兼容。允許多條總線并行工作。6.5.1

HOST總線和PCI總線6.5.1

HOST總線和PCI總線五、總線仲裁PCI總線采用集中式仲裁方式，每個PCI主設(shè)備都有獨(dú)立的REQ#（總線請求）和GNT#（總線授權(quán)）兩條信號線與中央仲裁器相連。由中央仲裁器根據(jù)一定的算法對各主設(shè)備的申請進(jìn)行仲裁，決定把總線使用權(quán)授予誰。但PCI標(biāo)準(zhǔn)并沒有規(guī)定仲裁算法。6.5.2PCI總線信號

下表列出了PCI標(biāo)準(zhǔn)2.0版的必備類信號名稱及其功能描述。總線周期類型由C/BE#線上的總線命令給出?？偩€周期長度由周期類型和FRAME#(幀)、IRDY#(主就緒)、TRDY#(目標(biāo)就緒)、STOP#(停止)等信號控制。一個總線周期由一個地址期和一個或多個數(shù)據(jù)期組成。6.5.3

總線周期類型

PCI總線周期由當(dāng)前被授權(quán)的主設(shè)備發(fā)起。PCI支持任何主設(shè)備和從設(shè)備之間點(diǎn)到點(diǎn)的對等訪問，也支持某些主設(shè)備的廣播讀寫。PCI總線周期類型由主設(shè)備在C/BE［3—0］線上送出的4位總線命令代碼指明，被目標(biāo)設(shè)備譯碼確認(rèn)，然后主從雙方協(xié)調(diào)配合完成指定的總線周期操作。4位代碼組合可指定16種總線命令，但實(shí)際給出12種。存儲器讀/寫總線周期:以猝發(fā)式傳送為基本機(jī)制，一次猝發(fā)式傳送總線周期通常由一個地址期和一個或幾個數(shù)據(jù)周期組成。存儲器讀/寫周期的解釋，取決于PCI總線上的存儲器控制器是否支持存儲器/cache之間的PCI傳輸協(xié)議。如果支持，則存儲器讀/寫一般是通過cache來進(jìn)行；否則，是以數(shù)據(jù)塊非緩存方式來傳輸。存儲器寫和使無效周期:與存儲器寫周期的區(qū)別在于，前者不僅保證一個完整的cache行被寫入，而且在總線上廣播“無效”信息，命令其他cache中的同一行地址變?yōu)闊o效。特殊周期:用于主設(shè)備將其信息(如狀態(tài)信息)廣播到多個目標(biāo)方。配置讀/寫周期:是PCI具有自動配置能力的體現(xiàn)。PCI有三個相互獨(dú)立的物理地址空間，即存儲器、I/O、配置空間。雙地址周期:用于主方指示它正在使用64位地址。6.5.4總線周期操作

下面以數(shù)據(jù)傳送類的總線周期為代表，說明PCI總線周期的操作過程。一個讀操作總線周期時(shí)序示例

圖中的環(huán)形箭頭符號表示某信號線由一個設(shè)備驅(qū)動轉(zhuǎn)換成另一設(shè)備驅(qū)動的過渡期，避免兩個設(shè)備同時(shí)驅(qū)動一條信號線的沖突。我們看到，PCI總線周期的操作過程有如下特點(diǎn)：

(1)采用同步時(shí)序協(xié)議?？偩€上所有事件，即信號電平轉(zhuǎn)換出現(xiàn)在時(shí)鐘信號的下跳沿時(shí)刻，而對信號的采樣出現(xiàn)在時(shí)鐘信號的上跳沿時(shí)刻。

(2)總線周期由被授權(quán)的主方啟動，以幀F(xiàn)RAME#信號變?yōu)橛行碇甘疽粋€總線周期的開始。

(3)一個總線周期由一個地址期和一個或多個數(shù)據(jù)期組成。在地址期內(nèi)除給出目標(biāo)地址外，還在C/BE#線上給出總線命令以指明總線周期類型。(4)地址期為一個總線時(shí)鐘周期，一個數(shù)據(jù)期在沒有等待狀態(tài)下也是一個時(shí)鐘周期。一次數(shù)據(jù)傳送是在掛鉤信號IRDY#和TRDY#都有效情況下完成，任一信號無效(在時(shí)鐘上跳沿被對方采樣到)，都將加入等待狀態(tài)。(5)總線周期長度由主方確定。在總線周期期間FRAME#持續(xù)有效，但在最后一個數(shù)據(jù)期開始前撤除。由此可見，PCI的數(shù)據(jù)傳送以猝發(fā)式傳送為基本機(jī)制，且PCI具有無限制的猝發(fā)能力，猝發(fā)長度由主方確定，沒有對猝發(fā)長度加以固定限制。(6)主方啟動一個總線周期時(shí)要求目標(biāo)方確認(rèn)。即在FRAME#變?yōu)橛行Ш湍繕?biāo)地址送上AD線后，目標(biāo)方在延遲一個時(shí)鐘周期后必須以DEVSEL#信號有效予以響應(yīng)。否則，主設(shè)備中止總線周期。(7)主方結(jié)束一個總線周期時(shí)不要求目標(biāo)方確認(rèn)。目標(biāo)方采樣到FRAME#信號已變?yōu)闊o效時(shí)，即知道下一數(shù)據(jù)傳送是最后一個數(shù)據(jù)期。6.5.5總線仲裁

PCI總線采用集中式仲裁方式，每個PCI主設(shè)備都有獨(dú)立的REQ#(總線請求)和GNT#(總線授權(quán))兩條信號線與中央仲裁器相連。由中央仲裁器根據(jù)一定的算法對各主設(shè)備的申請進(jìn)行仲裁，決定把總線使用權(quán)授予誰。但PCI標(biāo)準(zhǔn)并沒有規(guī)定仲裁算法。中央仲裁器不僅采樣每個設(shè)備的REQ#信號線，而且采樣公共的FRAME#和IRDY#信號線。因此，仲裁器清楚當(dāng)前總線的使用狀態(tài)：是處于空閑狀態(tài)還是一個有效的總線周期。PCI總線支持隱藏式仲裁。即在主設(shè)備A正在占用總線期間，中央仲裁器根據(jù)指定的算法裁決下一次總線的主方應(yīng)為主設(shè)備B時(shí)，它可以使GNT#A無效而使GNT#B有效。隱藏式仲裁使裁決過程或在總線空閑期進(jìn)行或在當(dāng)前總線周期內(nèi)進(jìn)行，提高了總線利用率。一個提出申請并被授權(quán)的主設(shè)備，應(yīng)在FRAME#、IRDY#線已釋放的條件下盡快開始新的總線周期操作。自FRAME#、IRDY#信號變?yōu)闊o效開始起，16個時(shí)鐘周期內(nèi)信號仍不變?yōu)橛行?，中央仲裁器認(rèn)為被授權(quán)的主設(shè)備為“死設(shè)備”，并收回授權(quán)，以后也不再授權(quán)給該設(shè)備。6.6ISA總線和InfiniBand總線6.6.1ISA總線1.ISA總線的信號和I/O端口地址

連接中、低速I/O設(shè)備，由PCI/ISA橋芯片提供對ISA總線的全面控制邏輯，包括中斷和DMA控制。時(shí)鐘頻率典型值為8.33MHz每個ISA總線插槽有一個長槽（每列有31個引腳）和一個短槽（每列有18個引腳）組成。ISA的16位數(shù)據(jù)線，20位地址線，配合7位可閂鎖地址線可以提供16MB存儲器尋址能力。使用ISA適配器需要特別關(guān)注I/O端口地址。6.6.1ISA總線16位系統(tǒng)總線，用于IBMPC/AT及其兼容機(jī)由前62引腳（A和B面）和后36引腳（C和D接面）兩個插槽組成：IBMPC機(jī)和IBMPC/XT機(jī)的IBMPC總線前62個信號，其中8位數(shù)據(jù)總線、20位地址總線時(shí)鐘頻率4.77MHz，最快4個時(shí)鐘周期傳送8位數(shù)據(jù)IBMAT機(jī)增加部分后36個信號，16位數(shù)據(jù)引腳和24位地址引腳8MHz總線頻率，2個時(shí)鐘周期傳送16位數(shù)據(jù)6.6.2

InfiniBand標(biāo)準(zhǔn)InfiniBand標(biāo)準(zhǔn)，瞄準(zhǔn)了高端服務(wù)器市場的最新I/O規(guī)范，它是一種基于開關(guān)的體系結(jié)構(gòu)，可連接多達(dá)64000個服務(wù)器、存儲系統(tǒng)、網(wǎng)絡(luò)設(shè)備，能替代當(dāng)前服務(wù)器中的PCI總線，數(shù)據(jù)傳輸率高達(dá)30GB/s。因此適合于高成本的較大規(guī)模計(jì)算機(jī)系統(tǒng)。6.6.2

InfiniBand標(biāo)準(zhǔn)6.6.2InfiniBand標(biāo)準(zhǔn)主機(jī)通道卡：替代了PCI的多槽。典型的服務(wù)器只需一個到通道適配器的單個接口，用它將服務(wù)器連接到infiniBand開關(guān)。通道適配器另一側(cè)接到服務(wù)器的存儲器控制器，以連接系統(tǒng)總線，控制CPU和存儲器之間的信息量，以及通道適配器和存儲器之間的信息量。

目標(biāo)通道卡：通過它將遠(yuǎn)程存