組合邏輯電路中的競(jìng)爭(zhēng)冒險(xiǎn)

TOC\o"1-5"\h\z摘要 1關(guān)鍵詞 1Abstract 1Keywords 1\o"CurrentDocument"1引言 12競(jìng)爭(zhēng)冒險(xiǎn)產(chǎn)生的原因分類及危害 1\o"CurrentDocument"2.1競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象 1\o"CurrentDocument"2.2競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象產(chǎn)生的原因 2\o"CurrentDocument"2.3競(jìng)爭(zhēng)冒險(xiǎn)的危害 2\o"CurrentDocument"2.4競(jìng)爭(zhēng)冒險(xiǎn)的分類 2\o"CurrentDocument"2.4.1靜態(tài)冒險(xiǎn) 2\o"CurrentDocument"2.4.2動(dòng)態(tài)冒險(xiǎn) 2\o"CurrentDocument"3競(jìng)爭(zhēng)冒險(xiǎn)的判斷 23.1代數(shù)法 23.2卡諾圖法 3\o"CurrentDocument"3.3仿真法和實(shí)驗(yàn)法 4\o"CurrentDocument"3.4通過實(shí)驗(yàn)判斷競(jìng)爭(zhēng)冒險(xiǎn) 4\o"CurrentDocument"3.4.1實(shí)驗(yàn)分析 5\o"CurrentDocument"3.4.2實(shí)驗(yàn)總結(jié) 6\o"CurrentDocument"4競(jìng)爭(zhēng)冒險(xiǎn)的消除方法 6\o"CurrentDocument"4.1增加冗余項(xiàng)法 6\o"CurrentDocument"4.2消除互補(bǔ)項(xiàng)法 6\o"CurrentDocument"4.3接入濾波電容 6\o"CurrentDocument"4.4引入選通脈沖 6\o"CurrentDocument"4.5引入封鎖脈沖 7\o"CurrentDocument"4.6采用可靠性編碼 74.7輸出加D觸發(fā)器 7\o"CurrentDocument"5實(shí)際應(yīng)用中競(jìng)爭(zhēng)冒險(xiǎn)的敏感度問題 7\o"CurrentDocument"6總結(jié) 7\o"CurrentDocument"致謝 8參考文獻(xiàn) 8組合邏輯電路中的競(jìng)爭(zhēng)冒險(xiǎn)網(wǎng)絡(luò)工程專業(yè)學(xué)生郭翔指導(dǎo)教師吳俊華摘要：在組合邏輯電路中，當(dāng)輸入信號(hào)改變狀態(tài)時(shí)，輸出端可能出現(xiàn)由于競(jìng)爭(zhēng)冒險(xiǎn)而產(chǎn)生的干擾脈沖信號(hào)，如果負(fù)載是對(duì)干擾脈沖信號(hào)十分敏感的電路，有可能引起電路的誤動(dòng)作，因此應(yīng)該采取措施消除競(jìng)爭(zhēng)冒險(xiǎn)。從理論上分析了組合邏輯電路競(jìng)爭(zhēng)冒險(xiǎn)的產(chǎn)生，及其判斷和消除的方法，其產(chǎn)生原因包括：門電路開關(guān)電平的時(shí)間差和門電路延遲時(shí)間。競(jìng)爭(zhēng)冒險(xiǎn)可以通過代數(shù)法、卡諾圖法、仿真法和實(shí)驗(yàn)法進(jìn)行判斷，采用引入選通脈沖、引入封鎖脈沖、增加冗余項(xiàng)、接入濾波電容等手段以消除競(jìng)爭(zhēng)冒險(xiǎn)。關(guān)鍵詞：組合邏輯電路競(jìng)爭(zhēng)冒險(xiǎn)干擾消除門電路CompetitiveAdventureinAssembledLogicalCircuitStudentMajoringinNetworkEngineeringGuoXiangTutorWuJunhuaAbstract:Thedisturbancepulsecausedbycompetitionandadventuremaybeemergedintheoutputterminalofassembledlogiccircuitwhenthestatementofinputsignalschanges.Themisactcausedbythedisturbancemayappeariftheloadisverysensitivetothepulse.Sothemeasuresshouldbetakentoeliminatethecompetitionandadventure.Thereasonsofcompetitionandadventureinassembledlogiccircuitareanalyzedandthejudgingandeliminatingmethodareprovidedinthepaper.Theintervalbetweenon/offlevelsinagatecircuitandthedelaytimeofgatecircuitsisresultedinbycompetitiveadventure.Competitiveadventurecanbedetectedbyacircuit’slogicalfunction,listingthetruthtableofcircuitinsequenceandtestingthecircuit.Themethodsofexertinggatingpulseandblockingpulse,transformingfunctionofacircuit,andaddingredundancyproductterm,parallelconnectioncapacitanceattheoutputterminal,etcareappliedtoeliminatecompetitiveadventure.Keywords:Assembledlogiccircuit;Competitionandadventure;Disturbanceeliminating;Gatecircuits1引言數(shù)字電路分為組合邏輯電路和時(shí)序邏輯電路兩大類，是電子技術(shù)的重要組成部分，掌握數(shù)字電路的基本知識(shí)是設(shè)計(jì)計(jì)算機(jī)控制系統(tǒng)的基礎(chǔ)。計(jì)算機(jī)控制系統(tǒng)性能優(yōu)劣的重要指標(biāo)是其穩(wěn)定性、可靠性和抗干擾性，這在很大程度上取決于構(gòu)成其系統(tǒng)的基本部件的性能。組合邏輯電路中的門電路由于其本身的結(jié)構(gòu)和工作情況，常常會(huì)發(fā)生競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象。因此，在組合邏輯電路的分析和設(shè)計(jì)中，僅研究輸入與輸出之間的穩(wěn)定關(guān)系是不夠的，還應(yīng)考慮信號(hào)在電路中傳輸?shù)臅r(shí)延問題，事實(shí)上，信號(hào)經(jīng)過任何邏輯門與導(dǎo)線時(shí)都會(huì)產(chǎn)生時(shí)間的延遲，該時(shí)間的延遲會(huì)使數(shù)字系統(tǒng)的操作速度下降，引起電路中波形參數(shù)變壞，產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象，而競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象將會(huì)直接影響電路工作的可靠性和穩(wěn)定性，甚至可能會(huì)導(dǎo)致整個(gè)數(shù)字系統(tǒng)的邏輯紊亂和錯(cuò)誤動(dòng)作。因此在組合邏輯電路中競(jìng)爭(zhēng)與冒險(xiǎn)的判別和消除對(duì)于保證電路正常工作具有至關(guān)重要的意義［1。2競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象及產(chǎn)生的原因2.1競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象在組合邏輯電路中，所有的邏輯門都存在傳輸延遲時(shí)間，所有的信號(hào)也都有上升時(shí)間和下降時(shí)間，另外，信號(hào)經(jīng)導(dǎo)線傳輸也需要時(shí)間，因此當(dāng)輸入信號(hào)改變狀態(tài)時(shí)，輸出端可能出現(xiàn)虛假信號(hào)即出現(xiàn)過渡干擾脈沖，這種現(xiàn)象稱之為組合邏輯電路中的競(jìng)爭(zhēng)冒險(xiǎn)。2.2競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象產(chǎn)生的原因在沒有考慮信號(hào)通過導(dǎo)線和邏輯門的傳輸延遲時(shí)間的理想情況下，門電路的輸入與輸出為穩(wěn)定狀態(tài)。但實(shí)際情況是信號(hào)通過導(dǎo)線和門電路時(shí)，都存在時(shí)間延遲；信號(hào)發(fā)生變化時(shí)也有一定的上升時(shí)間或下降時(shí)間。這樣，同一個(gè)門的一組輸入信號(hào)，由于它們?cè)诖饲巴ㄟ^不同數(shù)目的門，經(jīng)過不同長(zhǎng)度導(dǎo)線的傳輸，到達(dá)門電路輸入端的兩個(gè)信號(hào)，同時(shí)向相反的邏輯電平跳變(一個(gè)從1變?yōu)?，另一個(gè)從0變?yōu)?)，而變化時(shí)間有差異的現(xiàn)象稱為競(jìng)爭(zhēng)。在組合邏輯電路中，當(dāng)輸入信號(hào)的狀態(tài)改變時(shí)，輸出端可能會(huì)出現(xiàn)不正常的干擾信號(hào)，使電路產(chǎn)生錯(cuò)誤的輸出，這種現(xiàn)象稱為競(jìng)爭(zhēng)冒險(xiǎn)。對(duì)于同一個(gè)門電路來說，當(dāng)有兩個(gè)輸入信號(hào)同時(shí)向兩個(gè)相反的邏輯狀態(tài)變化時(shí)，由于兩個(gè)輸入信號(hào)到達(dá)開門、關(guān)門電平的時(shí)間不同，就有可能在電路的輸出端產(chǎn)生干擾脈沖。可見，門電路存在延遲時(shí)間是組合邏輯電路產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象的根本原因⑵。2.3競(jìng)爭(zhēng)冒險(xiǎn)的危害在組合邏輯電路中，如果由于競(jìng)爭(zhēng)冒險(xiǎn)而產(chǎn)生干擾脈沖，勢(shì)必會(huì)對(duì)敏感負(fù)載產(chǎn)生不良影響，甚至導(dǎo)致誤操作，如干擾脈沖可以使寄存器產(chǎn)生誤操作，丟失儲(chǔ)存的數(shù)碼，還可以使計(jì)數(shù)器產(chǎn)生錯(cuò)誤計(jì)數(shù)等等⑶。2.4競(jìng)爭(zhēng)冒險(xiǎn)的分類根據(jù)胃險(xiǎn)的情形可分為靜態(tài)冒險(xiǎn)和動(dòng)態(tài)冒險(xiǎn)。2.4.1靜態(tài)冒險(xiǎn)如果一個(gè)組合電路輸入有變化時(shí)，輸出不應(yīng)發(fā)生變化的情況下，出現(xiàn)一次瞬間的錯(cuò)誤變化就叫做靜態(tài)冒險(xiǎn)，而輸出穩(wěn)態(tài)值為“1”的情況下出現(xiàn)負(fù)向尖峰脈沖稱為“0”型冒險(xiǎn)。如果輸出穩(wěn)態(tài)值為“0”的情況下出現(xiàn)正向尖峰脈沖稱為“1”型冒險(xiǎn)。2.4.2動(dòng)態(tài)冒險(xiǎn)動(dòng)態(tài)冒險(xiǎn)是指當(dāng)輸入有變化時(shí)，輸出應(yīng)有變化，但輸出在變化的過程中出現(xiàn)短暫的錯(cuò)誤。3競(jìng)爭(zhēng)冒險(xiǎn)的判斷3.1代數(shù)法在輸出邏輯函數(shù)表達(dá)式中，若某個(gè)變量同時(shí)以原變量和反變量?jī)煞N形式出現(xiàn)，就具備了競(jìng)爭(zhēng)條件。將其余變量取固定值0或1，若存在F=A+A，則有可能在A發(fā)生變化時(shí)，產(chǎn)生偏“1”冒險(xiǎn)。若存在F=A?A，則有可能在A發(fā)生變化時(shí)，產(chǎn)生偏“0”冒險(xiǎn)[4]。以偏“1”冒險(xiǎn)為例說明如下：令F=Ab+AC+BC由于式中變量A和C同時(shí)以原變量和反變量?jī)煞N形式出現(xiàn)，則A和C都具備了競(jìng)爭(zhēng)條件。當(dāng)B=C=1時(shí)，F(xiàn)=A+A，則A發(fā)生變化時(shí)會(huì)產(chǎn)生偏“1”冒險(xiǎn)。當(dāng)A=B=1時(shí)，F(xiàn)=C+C，則C發(fā)生變化時(shí)會(huì)產(chǎn)生偏“1”冒險(xiǎn)。以偏“0”冒險(xiǎn)為例說明如下：令F=(A+B)(A+C)(B+C)由于式中變量A和B同時(shí)以原變量和反變量?jī)煞N形式出現(xiàn)，則A和B都具備了競(jìng)爭(zhēng)條件。當(dāng)B=C=0時(shí)，F(xiàn)=A?A，則A發(fā)生變化時(shí)會(huì)產(chǎn)生偏“0”冒險(xiǎn)。當(dāng)A=C=0時(shí)，F(xiàn)=B?B，則B發(fā)生變化時(shí)會(huì)產(chǎn)生偏“0”冒險(xiǎn)。

這種方法雖然簡(jiǎn)單，但局限性太大，因?yàn)槎鄶?shù)情況下都有兩個(gè)以上輸入變量同時(shí)改變狀態(tài)的可能性。如果輸入變量的數(shù)目很多，就更難于從邏輯函數(shù)式上簡(jiǎn)單地找出所有產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象的情況。3.2卡諾圖法第一步，畫出邏輯函數(shù)對(duì)應(yīng)的卡諾圖。第二步，在卡諾圖上畫卡諾圈，如果邏輯函數(shù)是與或表達(dá)式，那么卡諾圈圈1方格，且1代表原變量，0代表反變量，每個(gè)卡諾圈對(duì)應(yīng)邏輯函數(shù)中的一個(gè)與項(xiàng)。如果邏輯函數(shù)是或與表達(dá)式，那么卡諾圈圈0方格，且1代表反變量，0代表原變量，每個(gè)卡諾圈對(duì)應(yīng)邏輯函數(shù)中的一個(gè)或項(xiàng)。第三步，在卡諾圖中尋找相切的卡諾圈(即兩個(gè)卡諾圈之間存在不被同一卡諾圈包含的相鄰最小項(xiàng))，如果存在，則該邏輯函數(shù)對(duì)應(yīng)的電路在卡諾圈相切處存在冒險(xiǎn)，且圈1方格的為偏“1”冒險(xiǎn)，圈0方格的為偏“0”冒險(xiǎn)。(1)以與或表達(dá)式為例說明如下：令F=AB+AC+BC由函數(shù)表達(dá)式可得卡諾圖，并可以畫出相應(yīng)的卡諾圈，如圖1所示。，所以當(dāng)B=C=1時(shí)，A發(fā)生變化時(shí)會(huì)產(chǎn)生偏“1”冒險(xiǎn)。同樣Be和AC兩個(gè)卡諾圈相切，相切處A=B=1，所以當(dāng)A=B=時(shí)，C發(fā)生變化時(shí)會(huì)產(chǎn)生偏“1”冒險(xiǎn)。和代數(shù)法得出的結(jié)論相同。(2)以或與表達(dá)式為例說明如下：令F=(A+B)(A+C)(C+B)由函數(shù)表達(dá)式可得卡諾圖，并可以畫出相應(yīng)的卡諾圈，如圖2所示。

_圖2函數(shù)的卡諾圖由圖2可以看出，A+B和A+C兩個(gè)卡諾圈相切，相切處B=C=0，所以當(dāng)B=C=0時(shí)，A發(fā)生變化時(shí)會(huì)產(chǎn)生偏“0”冒險(xiǎn)。同樣A+B和萬+C兩個(gè)卡諾圈相切，相切處A=C=0，所以當(dāng)A=C=0時(shí)，B發(fā)生變化時(shí)會(huì)產(chǎn)生偏“0”冒險(xiǎn)。和代數(shù)法得出的結(jié)論相同。這種方法適合于輸入變量為多變量的情況。3.3仿真法和實(shí)驗(yàn)法代數(shù)法和卡諾圖法都比較簡(jiǎn)單，但不適用于多個(gè)變量輸入的情況，因此可以采用計(jì)算機(jī)軟件仿真法來判斷，例如Multisim、MAX+plusll等軟件都能有效地檢測(cè)出電路中存在的競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象。而由于電路本身存在的誤差等問題，還需要進(jìn)一步通過實(shí)驗(yàn)的段來判斷是否存在競(jìng)爭(zhēng)冒險(xiǎn)，該方法雖然繁瑣，但可靠性高，是電路設(shè)計(jì)的必經(jīng)階段。以上幾種方法雖然提供了檢查各種電路競(jìng)爭(zhēng)冒險(xiǎn)的途徑，但即使用計(jì)算機(jī)輔助分析手段檢查過的電路，往往也還需要經(jīng)過實(shí)驗(yàn)的方法檢驗(yàn)，才能最終確定電路是否存在競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象。因?yàn)樵谟糜?jì)算機(jī)軟件模擬數(shù)字電路時(shí)，只能采用標(biāo)準(zhǔn)化的典型參數(shù)，有時(shí)還要做一些近似，所以，得到的模擬結(jié)果有時(shí)和實(shí)際電路的工作狀態(tài)會(huì)有差異。因此，只有實(shí)驗(yàn)檢查的結(jié)果才能得出最終的結(jié)論⑸。3.4通過實(shí)驗(yàn)判斷競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象判斷在圖3所示的電路中是否存在競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象，并用實(shí)驗(yàn)驗(yàn)證。圖3電路輸出的邏輯函數(shù)式可寫為Y=AB+AC。在此表達(dá)式中，當(dāng)B=C=1時(shí)，Y=A+A，即門電路G4的輸入信號(hào)為A、A，根據(jù)競(jìng)爭(zhēng)冒險(xiǎn)的判斷方法代數(shù)法和卡諾圖法可知，在電路的輸出端應(yīng)有競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象出現(xiàn)。下面分析幾種實(shí)驗(yàn)方法的實(shí)驗(yàn)結(jié)果。G1圖3競(jìng)爭(zhēng)冒險(xiǎn)的組合邏輯電路A圖4方法1的輸入信號(hào)與輸出信號(hào)電壓波形圖分析下面圖示電路是否存在競(jìng)爭(zhēng)冒險(xiǎn)，并用實(shí)驗(yàn)驗(yàn)證之。方法1（用EWB軟件仿真模擬）。實(shí)驗(yàn)步驟:①編輯如圖3所示的組合電路。②將輸入信號(hào)B、C置1，向人端輸入20kHz方波信號(hào)，用示波器觀察輸出信號(hào)Y，其中62為反相器74LS04。不論G1、G3、G4為四二輸入端與非門74LS00或二四輸入端與非門74LS20，輸出結(jié)果丫都一樣，如圖4所示。方法2（實(shí)驗(yàn)法）。實(shí)驗(yàn)器材：四二輸入端與非門74LS00W片、反相器74LS04一片、雙蹤示波器一臺(tái)、信號(hào)發(fā)生器一臺(tái)、數(shù)字電路實(shí)驗(yàn)箱一個(gè)。實(shí)驗(yàn)步驟：①在實(shí)驗(yàn)箱上按圖3所示連接線路，檢查連線無誤后，打開電源開關(guān)。②將輸入信號(hào)B、C接輸入電平并置1，用信號(hào)發(fā)生器向人端輸入20kHz方波信號(hào)，用示波器觀察輸入、輸出信號(hào)波形。實(shí)驗(yàn)結(jié)果如圖4所示，與方法1結(jié)果相同。方法3。實(shí)驗(yàn)器材：二四輸入端與非門74LS20W片、反相器74LS04一片、雙蹤示波器一臺(tái)、信號(hào)發(fā)生器一臺(tái)、數(shù)字電路實(shí)驗(yàn)箱一個(gè)。實(shí)驗(yàn)步驟：①在實(shí)驗(yàn)箱上按圖3所示連接線路，此時(shí)74LS20多余的輸入端接高電平，檢查連線無誤后，打開電源開關(guān)。②將輸入信號(hào)B、C接輸入電平并置1，用信號(hào)發(fā)生器向人端輸入20kHz方波信號(hào)，用示波器觀察輸入、輸出信號(hào)波形。實(shí)驗(yàn)結(jié)果如圖5所示。圖5方法3的輸入信號(hào)與輸出信號(hào)電壓波形圖圖6多余輸入端的處理電路3.4.1實(shí)驗(yàn)分析按道理說，上述三種實(shí)驗(yàn)方法得出的結(jié)果應(yīng)該完全相同，最起碼方法2、3得出的結(jié)果應(yīng)該相同，即方波的每一下降沿會(huì)出現(xiàn)尖峰脈沖（競(jìng)爭(zhēng)冒險(xiǎn)）。但為什么方法3會(huì)出現(xiàn)異常情況呢？從上述實(shí)驗(yàn)過程可以看出，方法2與方法3不同之處在于選用的與非門型號(hào)不同，但從理論上講，74LS00與74匚，20的功能是一樣的，即都能夠?qū)崿F(xiàn)與非運(yùn)算；不同的是在方法2中74LS00沒有多余的輸入端，方法3中74LS20多余的輸入端接高電平。從理論上說，這種多余輸入端的處理是正確的。另外經(jīng)實(shí)驗(yàn)驗(yàn)證，在方法3中如果74LS20多余的輸入端與其他輸入端并接在一起（如圖6所示），實(shí)驗(yàn)結(jié)果與方法2相同，這說明實(shí)驗(yàn)3中74LS20多余輸入端接高電平影響了整個(gè)電路的“正常工作”，從而使電路的輸出狀態(tài)發(fā)生了變化；即這種異常現(xiàn)象是由于高電平引入電路造成的。而圖6中多余的輸入端與其他輸入端并接在一起，這種處理方法不但沒有引入干擾信號(hào)，而且恰好使二四輸入端與非門變成了二輸入端與非門，實(shí)現(xiàn)了正常輸出。但并接會(huì)增加輸入端等效電容，對(duì)于圖3這樣的簡(jiǎn)單電路這種影響可以忽略不計(jì)。3.4.2實(shí)驗(yàn)總結(jié)在檢查組合邏輯電路中的競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象時(shí)，集成邏輯門電路多余輸入端處理不當(dāng)會(huì)影響競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象的觀察及判斷。因此，集成邏輯門電路在使用時(shí)，對(duì)多余輸入端的處理以不改變電路工作狀態(tài)及穩(wěn)定可靠為原則。一般有兩種處理方法，一是將它與其他輸入端并接在一起(如圖4所示)。二是根據(jù)邏輯要求，與門或者與非門的多余輸入端接高電平，或門或者或非門的多余輸入端接地。對(duì)于比較簡(jiǎn)單的電路而言，一般采用第一種方法；對(duì)于高速復(fù)雜的電路而言，并接會(huì)增加輸入端等效電容，而使信號(hào)的傳輸速度下降，最好采用第二種接法［6］。4競(jìng)爭(zhēng)冒險(xiǎn)的消除方法4.1增加冗余項(xiàng)法根據(jù)邏輯代數(shù)的冗余律可知：若將表達(dá)式L=AC+BC增加冗余項(xiàng)，等效為L(zhǎng)=AC+BC+AB，其表達(dá)式的邏輯結(jié)果不變。而通過分析可知，前者當(dāng)A=B=1時(shí)，L=C+C，構(gòu)成了競(jìng)爭(zhēng)冒險(xiǎn)產(chǎn)生的條件，而后者當(dāng)且僅當(dāng)A=B=1時(shí)，才會(huì)出現(xiàn)。與。同時(shí)出現(xiàn)的情況，而此時(shí)冗余項(xiàng)起了作用，L=C+C+1，不會(huì)出現(xiàn)只有互補(bǔ)項(xiàng)相加的結(jié)果。該方法比較簡(jiǎn)單，主要用于電路的理論設(shè)計(jì)階段，用代數(shù)法或者卡諾圖法判斷出競(jìng)爭(zhēng)冒險(xiǎn)以后，直接對(duì)邏輯表達(dá)式進(jìn)行修改，進(jìn)而修改電路，但局限性比較大，不適合輸入變量較多及較復(fù)雜的電路。4.2消除互補(bǔ)項(xiàng)法例如，函數(shù)式F=(A+B)(A+B)，在B=C=0時(shí)，F(xiàn)=AA若直接根據(jù)這個(gè)表達(dá)式組成邏輯電路，則可能出現(xiàn)競(jìng)爭(zhēng)冒險(xiǎn)。如將該式變換為F=AA+AC+AB+BC，這里已將AA消掉，而根據(jù)這個(gè)表達(dá)式組成的邏輯電路就不會(huì)出現(xiàn)競(jìng)爭(zhēng)冒險(xiǎn)［7］。4.3接入濾波電容組合邏輯電路由競(jìng)爭(zhēng)冒險(xiǎn)產(chǎn)生的尖峰脈沖通常高頻分量很豐富，因此，可以在輸出端添加一個(gè)濾波電容C，構(gòu)成低通濾波器，從而起到通低頻阻高頻的作用。該方法簡(jiǎn)單易行電容對(duì)窄脈沖起到了平波作用，使輸出端不會(huì)發(fā)生邏輯錯(cuò)誤，但同時(shí)也時(shí)輸出波形上升沿或下降沿變得緩慢，僅適用于對(duì)輸出波形上下沿要求不高的情形。如圖7所示。組合邏輯 ?圖7接入濾波電容消除冒險(xiǎn)4.4引入選通脈沖因?yàn)槊半U(xiǎn)發(fā)生在輸入信號(hào)產(chǎn)生突變的瞬間，所以我們可以給輸出門的輸入端增加一個(gè)選通脈沖。只有在電路穩(wěn)定時(shí)，才加入選通脈沖，此時(shí)允許電路有輸出，而在輸入信號(hào)產(chǎn)生突變時(shí)，由于沒有加選通脈沖，使輸出門被封死，這樣就避免了輸出端產(chǎn)生尖峰脈沖。4.5引入封鎖脈沖由于在輸入信號(hào)產(chǎn)生突變的瞬間，輸出端會(huì)產(chǎn)生尖峰脈沖，所以我們可以在輸入信號(hào)發(fā)生突變之前引入封鎖脈沖將輸出門封鎖，待輸入信號(hào)穩(wěn)定后再去掉封鎖脈沖，這樣也可以避免冒險(xiǎn)。但是值得注意的是，無論是引入封鎖脈沖還是選通脈沖，最后的輸出信號(hào)將變?yōu)槊}沖信號(hào)，該方法不需要增加電路元件就可以從根本上消除尖峰脈沖，但要求脈沖與輸入信號(hào)同步，且對(duì)取樣脈沖的寬度和作用時(shí)間有較高的要求。4.6采用可靠性編碼在數(shù)字電路設(shè)計(jì)中，設(shè)計(jì)者常常采用格雷碼計(jì)數(shù)器來代替普通的二進(jìn)制計(jì)數(shù)器，因?yàn)楦窭状a加1時(shí)，只有一個(gè)輸出位發(fā)生跳變，這樣就消除了競(jìng)爭(zhēng)冒險(xiǎn)發(fā)生的條件罔。4.7輸出加D觸發(fā)器輸出加D觸發(fā)器是一種比較傳統(tǒng)的去除毛刺的方法。原理就是用一個(gè)D觸發(fā)器去讀帶毛刺的信號(hào)，利用D觸發(fā)器對(duì)輸入信號(hào)的毛刺不敏感的特點(diǎn)，去除信號(hào)中的毛刺。這種方法在簡(jiǎn)單的邏輯電路中是常見的一種方法，尤其是對(duì)信號(hào)中發(fā)生在非時(shí)鐘跳變沿的毛刺信號(hào)去除效果非常的明顯。但是對(duì)于大多數(shù)的時(shí)序電路來說，毛刺信號(hào)往往發(fā)生在時(shí)鐘信號(hào)的跳變沿，這樣D觸發(fā)器的效果就沒有那么明顯了。另外，D觸發(fā)器的使用還會(huì)給系統(tǒng)帶來一定的延時(shí)，特別是在系統(tǒng)級(jí)數(shù)較多的情況下，延時(shí)也將變大，因此在使用D觸發(fā)器去除毛刺的時(shí)候，一定要視情況而定，并不是所有的毛刺都可以用D觸發(fā)器來消除。上述幾種消除競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象的方法中引入封鎖脈沖或者選通脈沖的方法比較簡(jiǎn)單，而且不增加器件數(shù)目，但這種方法有一個(gè)局限性，就是必須找到一個(gè)合適的封鎖脈沖或選通脈沖。接入濾波電容的方法簡(jiǎn)單易行，但輸出電壓波形隨之變化，故只適用于對(duì)輸出波形前后沿?zé)o嚴(yán)格要求的場(chǎng)合。增加冗余項(xiàng)，需增加額外電路，但增加了電路可靠性，如果運(yùn)用得當(dāng)，可以收到最理想的效果［9］。5實(shí)際應(yīng)用中競(jìng)爭(zhēng)冒險(xiǎn)的敏感度問題在實(shí)際應(yīng)用中必須認(rèn)識(shí)到一點(diǎn)：不同的電路對(duì)于尖峰脈沖的敏感度是不一樣的。例如：時(shí)鐘端口、清零和置位端口對(duì)毛刺十分敏感，任何一點(diǎn)尖峰都會(huì)使系統(tǒng)出錯(cuò)，影響電路的穩(wěn)定性。但是對(duì)D觸發(fā)器來說，由于它的狀態(tài)變化出現(xiàn)在時(shí)鐘上升沿，因此，只要毛刺不出現(xiàn)在時(shí)鐘上升沿并且滿足數(shù)據(jù)的建立和保持時(shí)間，就不會(huì)對(duì)系統(tǒng)造成危害也就是說D觸發(fā)器的輸入端對(duì)尖峰不敏感。根據(jù)這個(gè)特性，在系統(tǒng)設(shè)計(jì)時(shí)要求設(shè)計(jì)者盡量使用同步電路，同步電路的信號(hào)變化通常出現(xiàn)在時(shí)鐘上升沿而且需要滿足數(shù)據(jù)的建立和保持時(shí)間，事實(shí)上，由于尖峰脈沖出現(xiàn)的時(shí)間很短，基本上很難滿足數(shù)據(jù)的建立和保持時(shí)間。所以，這種方法可行性較高。6總結(jié)組合邏輯電路的設(shè)計(jì)中，競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象不可避免，如果不加處理，必然會(huì)引起電路不穩(wěn)定、不可靠，并會(huì)產(chǎn)