數(shù)字電路實(shí)驗(yàn)一基本門(mén)電路邏輯功能測(cè)試

數(shù)字電路實(shí)驗(yàn)一基本門(mén)電路邏輯功能測(cè)試第1頁(yè)，共20頁(yè)，2023年，2月20日，星期五實(shí)驗(yàn)一

基本門(mén)電路邏輯功能測(cè)試

實(shí)驗(yàn)二中規(guī)模組合邏輯電路應(yīng)用（一）實(shí)驗(yàn)三中規(guī)模組合邏輯電路應(yīng)用（二）實(shí)驗(yàn)四利用EDA軟件進(jìn)行組合邏輯電路的設(shè)計(jì)實(shí)驗(yàn)五觸發(fā)器設(shè)計(jì)及應(yīng)用

實(shí)驗(yàn)六計(jì)數(shù)器的設(shè)計(jì)及應(yīng)用

實(shí)驗(yàn)七555定時(shí)器的應(yīng)用

實(shí)驗(yàn)八實(shí)驗(yàn)考試實(shí)驗(yàn)內(nèi)容數(shù)字電子技術(shù)實(shí)驗(yàn)第2頁(yè)，共20頁(yè)，2023年，2月20日，星期五實(shí)驗(yàn)一

基本門(mén)電路邏輯功能測(cè)試一、實(shí)驗(yàn)?zāi)康?、熟悉基本門(mén)電路的邏輯功能及測(cè)試方法2、掌握用SSI設(shè)計(jì)組合邏輯電路的方法3、用實(shí)驗(yàn)驗(yàn)證所涉及電路的邏輯功能二、實(shí)驗(yàn)儀器及器材1、數(shù)字邏輯實(shí)驗(yàn)臺(tái)2、集成塊74LS00、74LS32、74LS86各一片3、導(dǎo)線若干第3頁(yè)，共20頁(yè)，2023年，2月20日，星期五

74系列門(mén)電路芯片外形如圖1-1所示，管腳編號(hào)方法：管腳向下半月形缺口向左，從下排自左向右順序編號(hào)，上排自右向左順序編號(hào)。圖1-174系列芯片的管腳編號(hào)方法圖

1.74系列芯片的管腳讀法三、實(shí)驗(yàn)原理實(shí)驗(yàn)一

基本門(mén)電路邏輯功能測(cè)試第4頁(yè)，共20頁(yè)，2023年，2月20日，星期五按集成度分：小規(guī)模（SSI）：每片1—10個(gè)器件，中規(guī)模（MSI）：每片10—100個(gè)器件大規(guī)模（LSI）：每片數(shù)千個(gè)器件超大規(guī)模（VLSI）：每片>>10000器件按電路結(jié)構(gòu)和工作原理分：組合邏輯電路：無(wú)記憶，輸出與以前狀態(tài)無(wú)關(guān)時(shí)序邏輯電路：有記憶，輸出與以前狀態(tài)有關(guān)實(shí)驗(yàn)原理2.邏輯電路的分類：第5頁(yè)，共20頁(yè)，2023年，2月20日，星期五3.組合邏輯電路的設(shè)計(jì)實(shí)驗(yàn)原理組合電路：輸出僅由輸入決定，與電路當(dāng)前狀態(tài)無(wú)關(guān)；電路結(jié)構(gòu)中無(wú)反饋環(huán)路（無(wú)記憶）組合電路的描述方法主要有邏輯表達(dá)式、真值表、卡諾圖和邏輯圖等。

輸入到輸出之間沒(méi)有反饋回路。電路不含記憶單元。組合電路特點(diǎn):第6頁(yè)，共20頁(yè)，2023年，2月20日，星期五實(shí)驗(yàn)原理第7頁(yè)，共20頁(yè)，2023年，2月20日，星期五

1.分析2.真值表3.化簡(jiǎn)4.邏輯圖設(shè)計(jì)要求：在滿足邏輯功能和技術(shù)要求的基礎(chǔ)上，力求使電路簡(jiǎn)單、經(jīng)濟(jì)、可靠。設(shè)計(jì)中所說(shuō)的“最簡(jiǎn)”是指電路所用的器件數(shù)最少，器件的種類最少，而器件之間的連線也最少。實(shí)驗(yàn)原理組合邏輯電路的設(shè)計(jì)第8頁(yè)，共20頁(yè)，2023年，2月20日，星期五

邏輯變量：取值僅有邏輯“0”和邏輯“1”

邏輯代數(shù)：按一定邏輯關(guān)系進(jìn)行代數(shù)運(yùn)算（與、或、非、與非、異或……)實(shí)驗(yàn)原理4.邏輯變量和邏輯代數(shù)的含義第9頁(yè)，共20頁(yè)，2023年，2月20日，星期五74LS00實(shí)驗(yàn)原理第10頁(yè)，共20頁(yè)，2023年，2月20日，星期五四、實(shí)驗(yàn)內(nèi)容及步驟1.二輸入與非門(mén)74LS00的邏輯功能測(cè)試(結(jié)果填入表1.1)實(shí)驗(yàn)一

基本門(mén)電路邏輯功能測(cè)試第11頁(yè)，共20頁(yè)，2023年，2月20日，星期五實(shí)驗(yàn)內(nèi)容及步驟2.二輸入或門(mén)74LS32的邏輯功能測(cè)試(結(jié)果填入表1.1)第12頁(yè)，共20頁(yè)，2023年，2月20日，星期五實(shí)驗(yàn)內(nèi)容及步驟3.二輸入異或門(mén)74LS86的邏輯功能測(cè)試(結(jié)果填入表1.1)第13頁(yè)，共20頁(yè)，2023年，2月20日，星期五表1.1門(mén)電路邏輯功能表

實(shí)驗(yàn)內(nèi)容及步驟異或第14頁(yè)，共20頁(yè)，2023年，2月20日，星期五解：①邏輯抽象輸入變量：主裁判為A，副裁判為B、C。判明成功為1，失敗為0；輸出變量：舉重成功與否用變量Y表示，成功為1，失敗為0；邏輯真值表4.用與非門(mén)設(shè)計(jì)一個(gè)舉重裁判表決電路。設(shè)舉重比賽有3個(gè)裁判，一個(gè)主裁判和兩個(gè)副裁判。只有當(dāng)兩個(gè)或兩個(gè)以上裁判判明成功，并且其中有一個(gè)為主裁判時(shí)，表明舉重成功。實(shí)驗(yàn)內(nèi)容及步驟第15頁(yè)，共20頁(yè)，2023年，2月20日，星期五②卡諾圖化簡(jiǎn)

ABC0100011110Y111③邏輯電路圖實(shí)驗(yàn)內(nèi)容及步驟第16頁(yè)，共20頁(yè)，2023年，2月20日，星期五

用74LS00與非門(mén)電路組成的半加器電路如圖3-1所示。5.測(cè)試由門(mén)電路組成的半加器的邏輯功能實(shí)驗(yàn)內(nèi)容及步驟

能實(shí)現(xiàn)兩個(gè)一位二進(jìn)制數(shù)的算術(shù)加法及向高位進(jìn)位，而不考慮低位進(jìn)位的邏輯電路

1.由邏輯圖寫(xiě)出邏輯表達(dá)式。2.列出真值表，并化簡(jiǎn)。3.按圖3-1連接電路，驗(yàn)證邏輯關(guān)系。將實(shí)驗(yàn)結(jié)果填如表3-1中。第17頁(yè)，共20頁(yè)，2023年，2月20日，星期五其中:A---加數(shù)；B---被加數(shù)；

S---本位和；C---進(jìn)位。實(shí)驗(yàn)內(nèi)容及步驟第18頁(yè)，共20頁(yè)，2023年，2月20日，星期五實(shí)驗(yàn)一

基本門(mén)電路的邏輯功能測(cè)試6.設(shè)計(jì)用兩只開(kāi)關(guān)同時(shí)控制一盞燈的邏輯電路ABY000011101111第19頁(yè)，共20頁(yè)，2023年，2月20日，星期五五、注意事項(xiàng)1、注意電源