EDA課程設(shè)計方案基于VHDL語言的定時器設(shè)計方案

基于ＶＨＤL語言的定時器設(shè)計一、ＥDA技術(shù)簡介1。電子技術(shù)的核心就是HYPＥRLＩNK”ｈｔtｐ：／/ｗww。ｅｅpw.cｏm．ｃn/ｎews/liｓｔｂｙlabel／label／EＤA”EＤA技術(shù)，ＨYPERLＩＮK＂hｔtp:／/www.eｅpw．ｃoｍ．cｎ／ｎews/lisｔbylａｂel／lａbｅl/ＥＤA”ＥDＡ是指以計算機(jī)為工作平臺,融合應(yīng)用電子技術(shù)、計算機(jī)技術(shù)、智能化技術(shù)最新成果而研制成的電子CAD通用軟件包，主要能幫助進(jìn)行三方面的設(shè)計工作，即IC設(shè)計、電子電路設(shè)計和ＰＣＢ設(shè)計。ＨYPERＬＩNK＂htｔp：/／ｗwｗ.ｅepw．ｃom．ｃｎ/news/listbylabel／label／EDＡ”EDA技術(shù)已有3０年的進(jìn)展歷程，大致可分為三個階段。70年月為計算機(jī)幫助設(shè)計（CAD）階段,人們開頭用計算機(jī)幫助進(jìn)行ＩＣ版圖編輯、PCＢ布局布線，取代了手工操作。8０年月為計算機(jī)幫助工程（CAE)階段。與CAD相比，CＡE除了有純粹的圖形繪制功能外,又增加了電路功能設(shè)計和結(jié)構(gòu)設(shè)計,并且通過電氣連接網(wǎng)絡(luò)表將兩者結(jié)合在一起,實現(xiàn)了工程設(shè)計.ＣAE的主要功能是：原理圖輸人,規(guī)律仿真，電路分析，自動布局布線，PCＢ后分析.90年月為電子系統(tǒng)設(shè)計自動化（ＨＹＰＥRLINK＂http:／／ｗww。ｅepw．ｃoｍ．ｃn/neｗs/ｌistbylabel/lａbeｌ/ＥDＡ”EDA）階段.?２。HYＰERＬIＮＫ”htｔｐ：/／wwｗ.ｅｅｐｗ。com。cｎ/ｎewｓ/ｌｉｓtbylabel/label／EＤA"EDA技術(shù)的基本特征ＨＹPERLINＫ"ｈtｔp://ｗwｗ。eepw．ｃom．cｎ/neｗs/ｌistｂｙｌａbel/ｌabｅl/ＥDＡ"EDＡ代表了當(dāng)今電子技術(shù)的最新進(jìn)展方向，它的基本特征是:設(shè)計人員依據(jù)“自頂向下"的設(shè)計方法,對整個系統(tǒng)進(jìn)行方案設(shè)計和功能劃分,系統(tǒng)的關(guān)鍵電路用一片或幾片專用集成電路(ASＩC)實現(xiàn),然后采納硬件描述語言（ＨＤL)完成系統(tǒng)行為級設(shè)計，最后通過綜合器和適配器生成最終的目標(biāo)器件，這樣的設(shè)計方法被稱為高層次的電子技術(shù)。ＶHDL在定時器中的應(yīng)用傳統(tǒng)的ＨＹＰEＲLINK”ｈｔｔp://wｗｗ．dｚsｃ.ｃom／prodｕct/seａｒchｆｉle/5431.hｔmｌ"定時器硬件連接比較簡潔，牢靠性差，而且計時時間短，難以滿意需要。本設(shè)計采納可編程HYPEＲLINK＂hｔtp：/／wwｗ.dzsｃ。cｏm/proｄuct/searcｈfile/64６5．htｍl"芯片和HYPＥRLINK”ｈttｐ://wｉkｉ．ｄzsc.cｏm／inｆo/３3６７。ｈtｍｌ”ＶHDＬ語言進(jìn)行軟硬件設(shè)計，不但可使硬件大為簡化，而且穩(wěn)定性也有明顯提高。由于可編程芯片的頻率精度可達(dá)到50MＨz，因而計時精度很高.完全可以滿意用戶的需要,使用也更為便利。三.系統(tǒng)設(shè)計11秒倒計數(shù)系統(tǒng)設(shè)計框圖11秒倒計數(shù)1Hz時鐘信號譯碼顯示1Hz時鐘信號譯碼顯示分頻器分頻器七段共陰數(shù)碼管顯示七段共陰數(shù)碼管顯示1kHz時鐘信號1kHz時鐘信號圖1減法器既實現(xiàn)１1秒倒計時功能lｉbｒaryｉeeｅ；ｕsｅｉeee.ｓtd_lｏgｉc_1１64。all;uｓｅieｅe.ｓｔd_logｉc_unsｉgned．a(chǎn)ll;entｉt1０isport（clk，rｓt,en：instｄ_ｌｏgic；cq：ouｔｓｔｄ_logic＿vecｔoｒ（3dowｎｔo0);ｃounｔ:ｏuｔｓｔd_logic）;end；Arｃhitｅcｔｕrｅarchoｆｃｎｔ10ｉsbｅｇｉnproceｓs(clｋ，rｓｔ,ｅｎ）Varｉａbleｃqi:stｄ_ｌoｇic＿vｅｃｔor(3dｏwnto０）;ｂｅｇiｎI(lǐng)frsｔ=＇1'theｎcｑi:=＂１01０”；Ｅlsifclk＇evenｔandclk＝'1’thenIfeｎ＝＇1’tｈｅnIｆcqi>”0０0０"theｎｃqi:=ｃｑi—1；Elsecqｉ：＝"10１０＂;endif;enｄiｆ；ｅndif;Ｉfcｑi＝＂00００”ｔheｎｃount〈='1＇;Elsecouｎｔ〈＝'0';Eｎdiｆ；Cｑ＜=cqｉ;eｎdｐrｏｃesｓ；endarｃh；仿真波形圖２．１圖2。2如上圖可見，當(dāng)ｅn為高電平,rsｔ為低電平，實現(xiàn)了從1０到0的倒數(shù),即1１秒倒計時功能。每當(dāng)?shù)?時count就會進(jìn)位變?yōu)橐?否則就為０.。從圖中可見,消滅了毛刺現(xiàn)象。綜合結(jié)果圖２.３共陰七段數(shù)碼管顯示ＬＩBRARＹIＥEＥ;ＵＳEＩＥEＥ。SＴD_ＬＯGIＣ_1１64。AＬＬ;ＥNＴITYdelＩSＰＯＲT(keｙ：ＩNSTD_LOGＩC_VEＣＴO(shè)R（3DOWNTO０);lｅgdａ：ＯUTＳTD_LOGＩC_ＶECTＯR(６ＤＯWNTO0)）；ENDEＮTIＴY；AＲCHIＴＥCTUＲＥoneOFdeｌISBEGINPROCＥＳS（key）ＢEGINCASEkeyＩＳWHEN"0000”=>leｇda<＝"０１１１111”;WHEN”0０01”=>legｄａ＜=＂０00011０"；WＨEN"０010＂=＞lｅｇda〈＝"1０1１01１＂;WHEＮ＂０011"＝>leｇdａ〈＝”１００１1１1”;WＨEN＂0１00”=＞ｌegｄa〈="110011０"；WHＥN”０１01＂＝>legda〈=”110１１01"；ＷHEＮ＂01１0＂=>legda＜=＂111110１”;ＷHＥN＂0111”＝〉lｅgda＜=”0００01１1"；WHEN”10００”＝〉ｌegdａ<="11111１１＂;WＨEＮ＂1001＂=〉legｄa<="１1０１11１＂;WHＥNOTHERS=>legda＜=＂０000000＂;ＥNDCASＥ;ＥNDPROCＥＳS；ENＤ;仿真波形‘圖3當(dāng)輸入信號為”0０00＂時，對應(yīng)的輸出為01１111１,即為七段數(shù)碼管顯示為0.共陰，高電平有效。綜合結(jié)果圖44。分頻器設(shè)計（實現(xiàn)1kｈｚ信號變?yōu)?ｈz信號）liｂｒaｒyieee;uｓeieee。ｓtｄ＿logic_11６4.all；useｉeｅｅ。stｄ＿ｌoｇic_unｓiｇnｅd.all；Eｎtityfenispoｒt（clk：ｉｎｓtd＿logiｃ;Q：outｓtd_ｌoｇiｃ）；Ｅndｆｅn；aｒｃhiteｃtｕｒｅｏｎｅoffenisbeginpｒocｅss（clｋ）vａｒｉableｃount:inｔegerrａｎgｅ0to9９9;varｉableｃlk１：ｓtd_loｇic；ｂegｉｎifclk’ｅveｎtａndｃｌｋ=’1'ｔheｎｉfcoｕnｔ＝9９9ｔｈenclk1：=notclk1;count：＝０；eｌsｅｃｏunｔ：=ｃount+1;endiｆ；endif;Ｑ〈=clk１；ｅndprｏｃｅss;ｅｎdoｎe；仿真波形圖5綜合結(jié)果圖６1１秒定時頂層文件libｒaｒｙieeｅ；useｉeeｅ。ｓtｄ_ｌogiｃ＿11６4.ａll；entitydｓiｓｐorｔ(ｃlk，eｎ，rst：ｉnstｄ_lｏｇic；ｃo：ｏuｔstd_logic；ｘｚout1，xzoｕｔ2:ouｔｓｔd_loｇic_vectｏr（6dowｎto0)）；endｄs；ａrcｈitｅctureonｅｏfdsiscｏmpｏnentcnｔ1０PORＴ(en,rst，ｃｌk?：iｎ?ｓtｄ_logｉｃ；??count?：oｕt?std_logic;??cq:ｏutｓｔd＿lｏｇic_veｃｔｏr(3ｄowｎtｏ０))；?ｅndｃｏｍpｏｎenｔ； ???componｅntfenpoｒt（cｌｋ:instd＿logｉc；ｑ：ｏｕｔstｄ_lｏgic)；enｄcomｐonent;ｃomponｅntdelpｏrｔ(ｋey:ｉnsｔｄ＿logiｃ＿ｖｅctｏr(3ｄowｎto0)；Lｅdgａ：ｏｕｔsｔd_ｌogiｃ_vｅｃtor(6ｄｏｗnｔo0））;endcｏmponent；sｉgｎaｌd,ｇ：std_lｏgiｃ_ｖector(3ｄowｎtｏ0）；ｓiｇnals,ｓ1:ｓtｄ_lｏｇiｃ;ｂｅｇiｎｕ2：fenpｏｒｔmａｐ(ｃｌｋ=〉clk,q=＞s);u1：ｃnt１０poｒtmａｐ（en=>en,rst=〉rst,clk＝>s，count=>s1,cq=>d);u3：cnｔ１0ｐorｔmaｐ（ｅn＝〉en，ｒｓt=〉rｓt，ｃｌk＝>s１,cｏunt＝>co，cｑ=〉g）；u4：delｐortmａp（kｅy=〉d，ｌedga=〉xｚｏut1）；u5：ｄｅlｐｏrtmap(keｙ=＞g,leｄｇａ=>ｘzout2）;endone;仿真波形圖７綜合結(jié)果；圖8心得體會：這次的課程設(shè)計真的是一次很難忘的經(jīng)歷,可以用廢寢忘食來形容覺得也不過分。從最開頭安裝軟件說起，就遇到了困難，在安裝完軟件后需要破解,這個過程中就遇到了困難，怎么也不能破解成功。在破解了好幾次后才意識到，原來liｃense文件改錯了。在改正后終究可以學(xué)著去使用這款軟件，簡略什么仿真,生成電路圖。在簡略設(shè)計中遇到的困難真的很多很多，曾好幾次想有過放棄不做的想法。由于當(dāng)時的心情真的很郁悶,總有種想把鼠標(biāo)甚至電腦摔了的想法。但是當(dāng)過一會，緩解下心情,在漸漸的做下去,就好多了.在將vhdl語言代碼編譯運行這一過程中，真的需要強(qiáng)大的急躁，與信心。如果不信心，就不能找出某些語法上的小錯誤，比如遺漏標(biāo)點符號，某些地方寫錯字等等。如果沒有強(qiáng)大的急躁，也不行能運行出正確的代碼，由于一旦消滅錯誤,有時，只改一次是不能完全清除錯誤的，很可能再運行２次，3次甚至更多次。最有挑戰(zhàn)的是,調(diào)試一個程序差不多會弄一下午，由于不僅會有語法錯誤，也會有很多規(guī)律錯誤,不能正確實現(xiàn)功能等等。這真的是一個困難的過程。肯定要沉住氣,不行浮躁。一旦浮躁，就更不利于解決問題。當(dāng)程序運行正確后,進(jìn)行仿真波形也一樣布滿挑戰(zhàn)。由于設(shè)置endｔｉme和設(shè)置周期都是需要肯定技巧的。一旦