接口實驗報告之FPGA

課程實驗報告實驗名稱：FPGA實驗（47譯碼）專業(yè)班級：學號：姓名：實驗次數(shù)：三周次：第十周報告日期：2013—5—13計算機科學與技術學院目錄實驗目的實驗內容實驗原理3.1原理概述3.2實驗原理3.3步進電機實驗原理3.4芯片8255相關說明3.5程序流程框圖程序代碼實驗體會實驗目的通過實驗掌握HDL的設計方法。充分利用課堂學習的知識，結合接口電路原理圖設計、模塊結構設計和狀態(tài)分析，學習和掌握使用HDL設計接口電路的基本方法和調試方法。

通過實驗，學習和掌握ISE軟件平臺的使用規(guī)則和操作步驟（如建立工程、HDL編程與調試、綜合、仿真等等），熟悉實驗臺（FPGA擴展模塊）的使用，為順利完成下學期的課程設計做好準備。通過在FPGA上實現(xiàn)1-2個簡單的接口電路設計，驗證自己的設計思路和方法，熟練掌握EDA設計流程，為今后的復雜電路設計奠定基礎。實驗內容基于FPGA的譯碼器：運用verilogHDL語言編寫一個譯碼器；并能仿真成功將編寫的程序下載到FPGA和flash芯片中，并驗證是否成功。實驗平臺：硬件：實驗箱擴展模塊（xinlinxspartan3s200FPGA）；軟件：xinlinxISE13.1和TPC-USB。實驗原理3.1原理概述以硬件描述語言（Verilog或VHDL）所完成的電路設計（47譯碼），經(jīng)過簡單的綜合與布局，快速的燒錄至FPGA上進行測試。通過七盞燈的亮（1）或滅（0）來看譯碼是否正確。3.2開發(fā)環(huán)境介紹3.2.1擴展版資源說明3.2.2Xinlinx公司軟件平臺介紹ISEDesignSuite涉及了FPGA設計的各個應用方面，包括邏輯開發(fā)、數(shù)字信號處理系統(tǒng)以及嵌入式系統(tǒng)開發(fā)等。

FPGA開發(fā)的主要應用領域，主要包括：

1）ISEFoundation：集成開發(fā)工具

2）EDK：嵌入式開發(fā)套件

3）DSP_TOOLs：數(shù)字信號處理開發(fā)工具

4）ChipScopePro：在線邏輯分析儀工具

5）PlanAhead：用于布局和布線等設計分析工具主要功能：ISE的主要功能包括設計輸入、綜合、仿真、實現(xiàn)和下載，涵蓋了可編程邏輯器件開發(fā)的全過程，從功能上講，完成CPLD/FPGA的設計流程無需借助任何第三方EDA軟件。3.2.3ISE設計流程四．源程序代碼libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;--Uncommentthefollowinglibrarydeclarationifusing--arithmeticfunctionswithSignedorUnsignedvalues--useIEEE.NUMERIC_STD.ALL;--Uncommentthefollowinglibrarydeclarationifinstantiating--anyXilinxprimitivesinthiscode.--libraryUNISIM;--useUNISIM.VComponents.all;entityaisport(num:instd_logic_vector(3downto0);dout:outstd_logic_vector(6downto0));enda;architectureBehavioralofaisbeginprocess(num)begincasenumis when"0000"=>dout<="1111110"; when"0001"=>dout<="0110000"; when"0010"=>dout<="1101101"; when"0011"=>dout<="1111001"; when"0100"=>dout<="0110011"; when"0101"=>dout<="1011011"; when"0110"=>dout<="1011111"; when"0111"=>dout<="1110000"; when"1000"=>dout<="1111111"; when"1001"=>dout<="1111011"; whenothers=>dout<="0000000"; endcase;endprocess;endBehavioral;五．實驗體會這次實驗我們首先花了大量的時間來學習設計的流程。大約熟悉了之后，才開始譯碼的VHDL編程。首先我們編的譯碼器是這樣的：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entityaisport(num:instd_logic_vector(3downto0);dout:outstd_logic_vector(6downto0));enda;architecturea1ofaisbeginwithnumselectdout<="1111110"when"0000","0110000"when"0001","1101101"when"0010","1111001"when"0011","0110011"when"0100","1011011"when"0101","1011111"when"0110","1110000"when"0111","1111111"when"1000","1111011"when"1001","0000000"