第1章cpld學(xué)習(xí)教程

第一章：EDA技術(shù)概述

一、本章主要內(nèi)容:簡(jiǎn)述了EDA技術(shù)的發(fā)展及其主要構(gòu)成，使我們對(duì)EDA技術(shù)的全貌、構(gòu)成要素及其工程設(shè)計(jì)過程有一個(gè)全面的了解。二、什么叫EDAEDA:電子設(shè)計(jì)自動(dòng)化（ElectronicsDesignAutomation）是電子設(shè)計(jì)技術(shù)和電子制造技術(shù)的核心，EDA技術(shù)的發(fā)展和推廣應(yīng)用極大的推動(dòng)了電子信息行業(yè)的發(fā)展。我們認(rèn)識(shí)的EDA技術(shù)1.電路原理圖設(shè)計(jì)（TANGO、PROTEL99、ORCAD）2.電路板（PCB）設(shè)計(jì)3.電路仿真軟件（ORCAD、PROTEL99、EWB、PSPICE、Multisim、Proteus、AltiumDesigner）4.可編程器件的設(shè)計(jì)（MAX+plusII、Foundation、PAC）5.IC設(shè)計(jì)6.SOC設(shè)計(jì)第一節(jié)EDA技術(shù)的發(fā)展及其未來

EDA技術(shù)是現(xiàn)代電子信息工程領(lǐng)域的一門新技術(shù);今天的EDA技術(shù)更多的是指芯片內(nèi)的電子系統(tǒng)設(shè)計(jì)自動(dòng)化，即片上系統(tǒng)（SOC，SystemOnChip）設(shè)計(jì)。在SOC設(shè)計(jì)過程中，除系統(tǒng)級(jí)設(shè)計(jì)、行為級(jí)描述及對(duì)功能的描述以外均可由計(jì)算機(jī)自動(dòng)完成，同時(shí)設(shè)計(jì)人員借助開發(fā)軟件的幫助，可以將設(shè)計(jì)過程中的許多細(xì)節(jié)問題拋開，而將注意力集中在電子系統(tǒng)的總體開發(fā)上。這樣大大減輕了工作人員的工作量，提高了設(shè)計(jì)效率，減少了以往復(fù)雜的工序，縮短了開發(fā)周期，實(shí)現(xiàn)了真正意義上的電子設(shè)計(jì)自動(dòng)化。

一、EDA技術(shù)的發(fā)展進(jìn)程

從20世紀(jì)70年代人們就不斷開發(fā)出各種計(jì)算機(jī)輔助設(shè)計(jì)工具來幫助設(shè)計(jì)人員進(jìn)行集成電路和電子系統(tǒng)的設(shè)計(jì)，集成電路技術(shù)的發(fā)展不斷對(duì)EDA技術(shù)提出新的要求，并促進(jìn)了EDA技術(shù)的發(fā)展。近30年來，EDA技術(shù)大致經(jīng)歷了三個(gè)發(fā)展階段。

1．CAD階段

在20世紀(jì)70年代～80年代中期,電子系統(tǒng)硬件設(shè)計(jì)采用的是分立元件，隨著集成電路的出現(xiàn)和應(yīng)用，硬件設(shè)計(jì)進(jìn)入到發(fā)展的初級(jí)階段。初級(jí)階段的硬件設(shè)計(jì)大量選用中小規(guī)模標(biāo)準(zhǔn)集成電路，人們將這些器件焊接在電路板上，做成初級(jí)電子系統(tǒng)，對(duì)電子系統(tǒng)的調(diào)試是在組裝好的PCB（PrintedCircuitBoard）板上進(jìn)行的。這個(gè)時(shí)期的軟件主要還是針對(duì)產(chǎn)品開發(fā)，分為設(shè)計(jì)、分析、生產(chǎn)、測(cè)試等多個(gè)獨(dú)立的軟件包。

存在的問題1.由于各個(gè)軟件的生產(chǎn)廠家不同,需要人工處理，工作很繁瑣，影響了設(shè)計(jì)速度；2.對(duì)于復(fù)雜電子系統(tǒng)的設(shè)計(jì)，當(dāng)時(shí)的EDA工具不能提供系統(tǒng)級(jí)的仿真與綜合。由于缺乏系統(tǒng)級(jí)的設(shè)計(jì)考慮，常常在產(chǎn)品開發(fā)后期才發(fā)現(xiàn)設(shè)計(jì)有錯(cuò)誤，此時(shí)再要進(jìn)行修改十分困難。2．CAE階段

在20世紀(jì)80年代中期～90年代初期,為CAE階段（ComputerAidedEngineering）,這個(gè)階段在集成電路與電子系統(tǒng)設(shè)計(jì)方法學(xué)以及設(shè)計(jì)工具集成化方面取得了許多成果。各種設(shè)計(jì)工具，如原理圖輸入、編譯與連接、邏輯模擬、測(cè)試碼生成、版圖自動(dòng)布局和布線以及各種單元庫均已齊全。由于采用了統(tǒng)一數(shù)據(jù)管理技術(shù)，因而能夠?qū)⒏鱾€(gè)工具集成為一個(gè)CAE系統(tǒng)。

比較1.20世紀(jì)70年代的自動(dòng)布局布線的CAD工具代替了設(shè)計(jì)工作中繪圖的重復(fù)勞動(dòng)，2.20世紀(jì)80年代出現(xiàn)的具有自動(dòng)綜合能力的CAE工具則代替了設(shè)計(jì)者的部分工作，對(duì)保證電子系統(tǒng)的設(shè)計(jì)，制造出最佳的電子產(chǎn)品起著關(guān)鍵的作用。3.20世紀(jì)80年代后期，EDA工具已經(jīng)可以進(jìn)行設(shè)計(jì)描述、綜合與優(yōu)化和設(shè)計(jì)結(jié)果驗(yàn)證，CAE階段的EDA工具不僅為成功開發(fā)電子產(chǎn)品創(chuàng)造了有利條件，而且為高級(jí)設(shè)計(jì)人員的創(chuàng)造性勞動(dòng)提供了方便。3．EDA階段從20世紀(jì)90年代以來,微電子技術(shù)以驚人的速度發(fā)展，其工藝水平已達(dá)到深亞微米級(jí)，在一個(gè)芯片上可集成數(shù)百萬乃至上千萬只晶體管，工作速度可達(dá)到Gb/s，這為制造出規(guī)模更大、速度和信息容量更高的芯片系統(tǒng)提供了基礎(chǔ)條件。同時(shí)也對(duì)EDA系統(tǒng)提出了更高的要求，并大大促進(jìn)了EDA技術(shù)的發(fā)展。20世紀(jì)90年代以后，主要出現(xiàn)了高級(jí)語言描述、系統(tǒng)仿真和綜合技術(shù)為特征的第三代EDA技術(shù)，它不僅極大地提高了系統(tǒng)的設(shè)計(jì)效率，而且使設(shè)計(jì)者擺脫了大量的輔助性工作，將精力集中于創(chuàng)造性的方案與概念的構(gòu)思上?？删幊唐骷?（Altera公司）可編程器件2（Lattice公司）可編程器件3（Xilinx公司）EDA技術(shù)主要有以下特征

1.電子廠家可以為用戶提供系列化、各種規(guī)模的可編程邏輯器件，使設(shè)計(jì)者通過設(shè)計(jì)芯片實(shí)現(xiàn)電子系統(tǒng)功能。2.高層綜合（HLS，HighLevelSynthesis）的理論與方法取得進(jìn)展，從而將EDA設(shè)計(jì)層次由RT級(jí)提高到了系統(tǒng)級(jí)（又稱行為級(jí)）。設(shè)計(jì)者逐步從使用硬件轉(zhuǎn)向設(shè)計(jì)硬件，3.提供獨(dú)立于工藝和廠家的系統(tǒng)級(jí)設(shè)計(jì)能力，具有高級(jí)抽象的設(shè)計(jì)構(gòu)思手段。例如：提供方框圖、狀態(tài)圖和流程圖的編輯能力，具有適合層次描述和混合信號(hào)描述的硬件描述語言（VHDL、AHDL或Verilog－HDL），同時(shí)含有各種工藝的標(biāo)準(zhǔn)元件庫。EDA技術(shù)主要有以下特征4.采用平面規(guī)劃（FloorPlaning）技術(shù)對(duì)邏輯綜合和物理版圖設(shè)計(jì)進(jìn)行聯(lián)合管理，做到在邏輯綜合早期設(shè)計(jì)階段就考慮到物理設(shè)計(jì)信息的影響。5.可測(cè)性綜合設(shè)計(jì)。6.為帶有嵌入IP核的ASIC設(shè)計(jì)提供軟、硬件協(xié)同設(shè)計(jì)工具。

二、未來EDA技術(shù)1.數(shù)字邏輯向模擬電路和數(shù)?；旌想娐返姆较虬l(fā)展2.工藝方面3.等效邏輯門數(shù)4.工作電壓5.時(shí)鐘頻率二、未來EDA技術(shù)到2005年，密度將達(dá)到1×104萬門?？删幊棠M器件已開始應(yīng)用于實(shí)際工程。隨著芯片集成度的增大，單個(gè)芯片內(nèi)集成了通用微控制器/微處理器核心（MCU/MPUCore）、專用數(shù)字信號(hào)處理器核心（DSPCore）、存儲(chǔ)器核心（MemoryCore）、嵌入式軟件/硬件、數(shù)字和模擬混合器件、RF處理器等，并且EDA與上述器件間的物理與功能界限已日益模糊。二、未來EDA技術(shù)EDA技術(shù)將向廣度和深度兩個(gè)方向發(fā)展，EDA將會(huì)超越電子設(shè)計(jì)的范疇進(jìn)入其他領(lǐng)域，隨著基于EDA的SOC設(shè)計(jì)技術(shù)的發(fā)展，軟硬核功能庫的建立，IP核復(fù)用（IPReuse），以及基于VHDL所謂自頂向下設(shè)計(jì)理念的確立，未來的電子系統(tǒng)的設(shè)計(jì)與規(guī)劃將不再是電子工程師們的專利。有專家認(rèn)為，21世紀(jì)將是EDA技術(shù)快速發(fā)展的時(shí)期，并且EDA技術(shù)將是對(duì)21世紀(jì)產(chǎn)生重大影響的十大技術(shù)之一。當(dāng)前，EDA的主要應(yīng)用方向?yàn)槲⒖刂破鳎∕icrocontroller）、ASIC和DSP等方面。第二節(jié)EDA技術(shù)的構(gòu)成要素

基于可編程器件EDA技術(shù)主要包括如下四大要素：①大規(guī)?？删幊唐骷?，它是利用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的載體；②硬件描述語言，它是利用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的主要表達(dá)手段；③軟件開發(fā)工具，它是利用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的智能化的自動(dòng)化設(shè)計(jì)工具；④實(shí)驗(yàn)開發(fā)系統(tǒng)，它是利用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的下載與硬件驗(yàn)證工具。1．大規(guī)?？删幊唐骷删幊唐骷且环N由用戶編程以實(shí)現(xiàn)某種電子電路功能的新型器件，它可分為可編程邏輯器件（PLD，ProgrammableLogicDevice）和可編程模擬器件(PAC，ProgrammableAnalogCircuit)。前者之技術(shù)發(fā)展已經(jīng)相當(dāng)成熟，在大量的電子產(chǎn)品中早已得到了實(shí)際應(yīng)用；后者相對(duì)來說發(fā)展要晚一些，其現(xiàn)有的芯片功能也比較單一。PLD的分類PLD可分為低密度PLD和高密度PLD兩種。低密度PLD器件如早期的PAL、GAL等，它們的編程都需要專用的編程器，屬半定制ASIC（專用集成電路）器件；高密度PLD就是當(dāng)人們提到EDA技術(shù)時(shí)，首先想到的復(fù)雜可編程邏輯器件（CPLD，ComplexPLD）、現(xiàn)場(chǎng)可編程門陣列（FPGA，F(xiàn)ieldProgrammableGateArray）以及在系統(tǒng)可編程邏輯器件（ISP-PLD，InSystemProgrammabilityPLD）等，它們編程時(shí)僅需以JTAG方式與計(jì)算機(jī)并口相連即可。PLD的分類CPLD/FPGA不僅受到系統(tǒng)設(shè)計(jì)者的青睞，而且在半導(dǎo)體領(lǐng)域中呈現(xiàn)出一支獨(dú)秀的增長態(tài)勢(shì)，成為系統(tǒng)級(jí)平臺(tái)設(shè)計(jì)的首選。隨著PLD向更高速、更高集成度、更強(qiáng)功能和更靈活的方向發(fā)展，使CPLD/FPGA器件既適用于短研制周期、小批量產(chǎn)品開發(fā)，也可用于大批量產(chǎn)品的樣品研制，且項(xiàng)目開發(fā)前期費(fèi)用低，開發(fā)時(shí)間短，有利于新產(chǎn)品占領(lǐng)市場(chǎng)，是目前ASIC設(shè)計(jì)所使用的最主要的器件。PAC

PAC是Lattice公司推出了在系統(tǒng)可編程模擬電路（ispPAC），翻開了模擬電路設(shè)計(jì)方法的新篇章。ispPAC器件它首先屬于模擬集成電路，即電路的輸入、輸出甚至內(nèi)部狀態(tài)均為隨時(shí)間連續(xù)變化的模擬信號(hào)；同時(shí)，該類器件又是現(xiàn)場(chǎng)可編程的，利用ispPAC器件配合相應(yīng)的開發(fā)軟件，便可以像設(shè)計(jì)數(shù)字電路一樣方便、快捷地完成模擬電路的設(shè)計(jì)，進(jìn)行電路特性模擬，最后通過編程電纜將模擬電路設(shè)計(jì)方案下載至ispPAC芯片中。目前ispPAC器件已在信號(hào)調(diào)理、模擬計(jì)算、工業(yè)控制、通信、儀器儀表、人工神經(jīng)網(wǎng)絡(luò)等方面得到了初步的應(yīng)用。2．硬件描述語言（HDL）硬件描述語言（HDL，HardwareDescriptionLanguage），就是可以描述硬件電路的功能、信號(hào)連接關(guān)系及定時(shí)關(guān)系的語言。它可以使電子系統(tǒng)設(shè)計(jì)者利用這種語言來描述自己的設(shè)計(jì)思想和電子系統(tǒng)的行為，并建立模型，然后利用EDA工具進(jìn)行仿真，自動(dòng)綜合到門級(jí)電路，再用ASIC或CPLD/FPGA實(shí)現(xiàn)其功能。利用硬件描述語言，可以方便地設(shè)計(jì)大型的電子系統(tǒng)。目前，其中最有代表性的是美國國防部開發(fā)的VHDL（Very-High-SpeedIntegratedCircuitHDL）、Verilog公司開發(fā)的VerilogHDL和早期的ABEL語言。

HDL描述設(shè)計(jì)的優(yōu)點(diǎn)

它們更接近用自然語言描述系統(tǒng)的行為，在設(shè)計(jì)過程中文字載體更適于傳遞和修改設(shè)計(jì)信息，并可以建立獨(dú)立于工藝的設(shè)計(jì)，此外還便于保存和重用設(shè)計(jì)。

HDL在語法和風(fēng)格上類似于現(xiàn)代高級(jí)編程語言（如C語言）。但要注意，HDL畢竟描述的是硬件，它包含許多硬件特有的結(jié)構(gòu)。3．軟件開發(fā)工具

目前比較流行的數(shù)字系統(tǒng)EDA軟件工具有Altera公司的MAX＋plusⅡ（和QuartusII）。Lattice公司的ispEXPERT。Xilinx公司的Foundation（和ISE）。

MAX＋plusⅡ

支持原理圖、VHDL和VerilogHDL文本文件，以及以波形與EDIF等格式的文件作為設(shè)計(jì)輸入，并支持這些文件的任意混合設(shè)計(jì)。它具有門級(jí)仿真器，可以進(jìn)行功能仿真和時(shí)序仿真，能夠產(chǎn)生精確的仿真結(jié)果。在適配之后，MAX＋plusⅡ生成供時(shí)序仿真用的EDIF、VHDL和Verilog這三種不同格式的網(wǎng)表文件，它界面友好，使用便捷，被譽(yù)為業(yè)界最易學(xué)易用的EDA的軟件，并支持主流的第三方EDA工具，支持除APEX20K系列之外的所有Altera公司的FPGA/CPLD大規(guī)模邏輯器件。普遍認(rèn)為MAX＋plusⅡ是最成功的PLD開發(fā)平臺(tái)之一，配合使用Altera公司提供的免費(fèi)OEMHDL綜合工具可以達(dá)到較高的效率。

ispEXPERT

ispEXPERTSystem是ispEXPERT的主要集成環(huán)境。通過它可以進(jìn)行VHDL、Verilog及ABEL語言的設(shè)計(jì)輸入、綜合、適配、仿真和在系統(tǒng)下載。ispEXPERT界面友好，操作方便，功能強(qiáng)大，并與第三方EDA工具兼容。Lattice公司針對(duì)在系統(tǒng)可編程模擬電路ispPAC，推出的ispPACDesignerEDA軟件，其設(shè)計(jì)方法和數(shù)字系統(tǒng)EDA有所不同，但過程相似，它允許設(shè)計(jì)者在集成環(huán)境中設(shè)計(jì)、修改模擬電路，進(jìn)行電路特性仿真，最后通過編程電纜將設(shè)計(jì)方案下載到芯片中。Foundation

Xilinx公司最新集成開發(fā)的EDA工具。它采用自動(dòng)化的、完整的集成設(shè)計(jì)環(huán)境。Foundation項(xiàng)目管理器集成了Xillnx實(shí)現(xiàn)工具，并包含了強(qiáng)大的SynopsysFPGAExpress綜合系統(tǒng)，是業(yè)界最強(qiáng)大的EDA設(shè)計(jì)工具之一。

PAC—Designer

美國Lattice公司針對(duì)其在系統(tǒng)可編程模擬器件推出的開發(fā)軟件。所謂“在系統(tǒng)可編程”，是指可編程器件在不脫離所在應(yīng)用系統(tǒng)的情況下，能夠通過計(jì)算機(jī)對(duì)其編程，而不需要專用的編程器。PAC-Designer具有支持原理圖輸入設(shè)計(jì)方式、可觀測(cè)電路的幅頻和相頻特性、內(nèi)含用于低通濾波器設(shè)計(jì)的宏等特點(diǎn)。

4．實(shí)驗(yàn)開發(fā)系統(tǒng)EDA實(shí)驗(yàn)開發(fā)系統(tǒng)提供CPLD/FPGA芯片下載電路及EDA實(shí)驗(yàn)/開發(fā)的外圍資源，供硬件驗(yàn)證用。一般包括：①實(shí)驗(yàn)或開發(fā)所需的各類基本信號(hào)發(fā)生模塊，包括時(shí)鐘、脈沖、高低電平等；②通用數(shù)字式和掃描驅(qū)動(dòng)類接口，包括各類輸入、顯示或指示模塊，提供FPGA/CPLD輸入/輸出信息顯示；③模擬器件及接口，包括模擬信號(hào)的放大、比較及A/D變換器模塊；④監(jiān)控程序模塊，提供“電路重構(gòu)軟配置”功能；⑤目標(biāo)芯片適配座以及FPGA/CPLD目標(biāo)芯片和編程下載電路。第三節(jié)EDA軟件系統(tǒng)的構(gòu)成

目前世界上著名的EDA軟件公司有Cadence公司的OrCAD、PADS公司的PadsPower/Logic以及MentelGraphics、Viewlogic（現(xiàn)在為INNOVEDA）、Synopsys等公司都有其特色開發(fā)工具。上述EDA軟件涉及電子設(shè)計(jì)各個(gè)方面，包括數(shù)字電路設(shè)計(jì)、模擬電路設(shè)計(jì)、數(shù)?；旌显O(shè)計(jì)、系統(tǒng)設(shè)計(jì)、仿真驗(yàn)證等電子設(shè)計(jì)的許多領(lǐng)域。這些軟件工具對(duì)硬件環(huán)境要求高，功能齊全、性能優(yōu)良，并且軟件系統(tǒng)可分為很多模塊。

軟件公司各大半導(dǎo)體器件公司為了推動(dòng)其生產(chǎn)的芯片的應(yīng)用，針對(duì)性的推出了一些開發(fā)軟件，如Altera公司的MAX＋plusⅡ和QuartusII。Lattice公司的ispEXPERT，Xilinx公司的Foundation等。隨著新器件和新工藝的出現(xiàn)，這些開發(fā)軟件也在不斷更新或升級(jí)。上述軟件工具都是從專用集成電路ASIC開發(fā)與應(yīng)用角度出發(fā)，具有針對(duì)性，并且操作簡(jiǎn)單，對(duì)硬件環(huán)境要求低，運(yùn)行平臺(tái)是PC機(jī)和Windows或WindowsNT操作系統(tǒng)。EDA軟件系統(tǒng)應(yīng)當(dāng)包含以下子模塊設(shè)計(jì)輸入子模塊設(shè)計(jì)數(shù)據(jù)庫子模塊分析驗(yàn)證子模塊綜合仿真子模塊布局布線子模塊等。第四節(jié)

基于可編程器件的EDA技術(shù)設(shè)計(jì)程

1．設(shè)計(jì)準(zhǔn)備

設(shè)計(jì)準(zhǔn)備工作包括系統(tǒng)設(shè)計(jì)、設(shè)計(jì)方案論證和器件選擇等。首先根據(jù)所設(shè)計(jì)電子系統(tǒng)項(xiàng)目的功能，初步定義I/O端口，根據(jù)器件本身的資源、系統(tǒng)延遲時(shí)間、系統(tǒng)速度要求、連線的可布性及成本等方面進(jìn)行權(quán)衡選擇合適的FPGA/CPLD器件，使器件在資源和速度上能夠滿足所設(shè)計(jì)電子系統(tǒng)的需求。然后采用一定的方法對(duì)EDA項(xiàng)目進(jìn)行邏輯劃分，按電路形式劃分為若干模塊，盡量以宏單元模塊方式進(jìn)行劃分。

2．設(shè)計(jì)輸入：源程序的編輯和編譯（l）原理圖輸入方式

此法適于自底向上（Bottom-UpDesign）的板級(jí)系統(tǒng)的集成設(shè)計(jì)。其優(yōu)點(diǎn)是觀察直觀和非編程，便于電路的調(diào)整和容易實(shí)現(xiàn)仿真，比較容易掌握，所畫的電路原理圖與傳統(tǒng)的器件連接方式基本相同，很容易被人接受，而且編輯器中有許多現(xiàn)成的單元器件可以利用，自己也可以根據(jù)需要設(shè)計(jì)元件。這種方式適用于對(duì)系統(tǒng)及各部分電路很熟悉的情況，或在系統(tǒng)對(duì)時(shí)間特性要求較高的場(chǎng)合。當(dāng)系統(tǒng)功能較復(fù)雜時(shí)，原理圖輸入方式效率低，隨著設(shè)計(jì)規(guī)模增大，設(shè)計(jì)的易讀性迅速下降，電路結(jié)構(gòu)的改變將十分困難，移植性差。

（2）狀態(tài)圖輸入方式

也叫圖形化免編程式的設(shè)計(jì)輸入法，它使用狀態(tài)圖（框圖、狀態(tài)圖、波形圖、真值表和文字）進(jìn)行的輸入，而不必編程。然后由EDA工具自動(dòng)生成綜合工具所需的VHDL（或其它HDL）描述程序。大型電子系統(tǒng)的設(shè)計(jì)，可采用層次簡(jiǎn)圖方法，自頂向下（Top-DownDesign）劃分模塊并畫出各層簡(jiǎn)圖，直至最底層的由元器件組成的分電路圖為止。一般專業(yè)EDA公司的EDA工具都具有這種輸入方式，如：Cadence的SPW軟件工具、Viewlogic的ViewDesignManager等。這種設(shè)計(jì)方式簡(jiǎn)化了狀態(tài)機(jī)的設(shè)計(jì)，比較流行。（3）HDL軟件程序的文本方式

是一種普遍性的輸入方法，大部分的EDA工具軟件都支持文本方式的編輯和編譯。目前常用的高層硬件描述語言VHDL和Verilog-HDL功能極強(qiáng)，覆蓋了邏輯設(shè)計(jì)的諸多領(lǐng)域和層次，并支持多種硬件模型。它們都已成為IEEE標(biāo)準(zhǔn)，其優(yōu)點(diǎn)是，語言與工藝的無關(guān)性，可以使設(shè)計(jì)者在系統(tǒng)設(shè)計(jì)、邏輯驗(yàn)證階段便確立方案的可行性；語言的公開可利用性，可使它們便于實(shí)現(xiàn)大規(guī)模系統(tǒng)的設(shè)計(jì)等；硬件描述語言具有很強(qiáng)的邏輯描述和仿真功能，而且輸入效率高，在不同的設(shè)計(jì)輸入庫之間轉(zhuǎn)換非常方便。因此，運(yùn)用硬件描述語言設(shè)計(jì)已是當(dāng)前的趨勢(shì)。

3．設(shè)計(jì)實(shí)現(xiàn)設(shè)計(jì)的實(shí)現(xiàn)就是把設(shè)計(jì)輸入文件與硬件芯片實(shí)現(xiàn)結(jié)合。首先需要利用EDA軟件系統(tǒng)的綜合器進(jìn)行邏輯綜合，然后進(jìn)行器件的布局、布線和適配，最后生成下載文件熔絲圖文件（即JEDEC格式的文件，簡(jiǎn)稱JED文件）或位流數(shù)據(jù)文件，或統(tǒng)稱為數(shù)據(jù)文件。（1）邏輯綜合

綜合器的功能就是將設(shè)計(jì)者在EDA平臺(tái)上完成的針對(duì)某個(gè)系統(tǒng)項(xiàng)目的HDL、原理圖或狀態(tài)圖的描述，針對(duì)給定硬件結(jié)構(gòu)進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得門級(jí)電路甚至更底層的電路描述文件。由此可見，綜合器工作前，必須給定最后實(shí)現(xiàn)的硬件結(jié)構(gòu)參數(shù)，它的功能就是將軟件描述與給定硬件結(jié)構(gòu)用某種網(wǎng)表文件的方式聯(lián)系起來。顯然，綜合器是軟件描述與硬件實(shí)現(xiàn)的一座橋梁。綜合過程就是將電路的高級(jí)語言描述轉(zhuǎn)換成低級(jí)的，可與FPGA/CPLD器件結(jié)構(gòu)相映射的網(wǎng)表文件。

邏輯綜合的內(nèi)容1）語法檢查和設(shè)計(jì)規(guī)則檢查。2）網(wǎng)絡(luò)表提取。3）邏輯優(yōu)化和綜合。

（2）器件適配適配器的功能是將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，產(chǎn)生最終的數(shù)據(jù)文件（熔絲圖文件或位流數(shù)據(jù)文件）。邏輯綜合通過后必須利用適配器將綜合后的網(wǎng)表文件針對(duì)某一具體的目標(biāo)器件進(jìn)行邏輯映射操作，其中包括底層器件配置、邏輯分割、布局與布線，適配完成后可以利用適配所產(chǎn)生的仿真文件作精確的時(shí)序仿真。適配與分割適配和分割工作是確定優(yōu)化方案以后的邏輯與器件中的宏單元和I/0單元適配，然后將設(shè)計(jì)分割為多個(gè)便于適配的邏輯小塊形式映射到器件相應(yīng)的宏單元中。如果整個(gè)設(shè)計(jì)不能裝入一片器件時(shí)，可以將整個(gè)設(shè)計(jì)自動(dòng)分割成多塊并裝入同一系列的多片器件中去。分割工作可以全部自動(dòng)實(shí)現(xiàn)，也可以部分由用戶控制，還可以全部由用戶控制進(jìn)行。劃分時(shí)應(yīng)使所需器件數(shù)目盡可能少，同時(shí)應(yīng)使用于器件之間通信的引腳數(shù)目最少。

布局和布線布局和布線工作是在設(shè)計(jì)檢驗(yàn)通過以后由軟件自動(dòng)完成的，它能以最優(yōu)的方式對(duì)邏輯元件布局，并準(zhǔn)確地實(shí)現(xiàn)元件間的互連。布線以后軟件會(huì)自動(dòng)生成布線報(bào)告，提供有關(guān)設(shè)計(jì)中各部分資源的使用情況等信息。4．器件編程與配置設(shè)計(jì)編譯好后，將數(shù)據(jù)文件通過編程器或下載電纜下載到目標(biāo)芯片F(xiàn)PGA/CPLD中。ispLSI器件可在線路板上編程，也可以在專用編程器上編程。對(duì)CPLD器件來說是將文件JED下載（DownLoad）到CPLD器件中去，對(duì)FPGA來說是將位流數(shù)據(jù)文件BG配置到FPGA中去。5．設(shè)計(jì)驗(yàn)證

（1）行為仿真在綜合以前可以先對(duì)VHDL所描述的內(nèi)容進(jìn)行行為仿真，即將VHDL設(shè)計(jì)源程序直接送到VHDL仿真器中仿真，這就是所謂的VHDL行為仿真。因?yàn)榇藭r(shí)的仿真只是根據(jù)VHDL的語義進(jìn)行的，與具體電路沒有關(guān)系。在這時(shí)的仿真中，可以充分發(fā)揮VHDL中的適用于仿真控制的語句及有關(guān)的預(yù)定義函數(shù)和庫文件。（2）功能仿真VHDL綜合器一般都可以生成一個(gè)VHDL網(wǎng)表文件。網(wǎng)表文件中描述的電路與生成的EDIF/XNF等網(wǎng)表文件一致。VHDL網(wǎng)表文件采用VHDL語法，只是其中的電路描述采用了結(jié)構(gòu)描述方法，即首先描述了最基本的門電路，然后將這些門電路用例化語句連接起來。這樣的VHDL網(wǎng)表文件再送到VHDL仿真器中進(jìn)行所謂功能仿真，仿真結(jié)果與門級(jí)仿真器所做的功能仿真的結(jié)果基本一致。需要注意的是，VHDL仿真器和門級(jí)仿真器，它們都能進(jìn)行功能仿真和時(shí)序仿真。所不同的是仿真用的文件格式不同，即網(wǎng)表文件不同。（3）時(shí)序仿真時(shí)序仿真是在選擇了具體器件并完成布局、布線之后進(jìn)行的時(shí)序關(guān)系仿真，因此又稱后仿真或模擬仿真。它是接近真實(shí)器件運(yùn)行的仿真，仿真過程中已將器件特性考慮進(jìn)去了，因而，仿真精度要高得多。但時(shí)序仿真的仿真文件必須來自針對(duì)具體器件的布線/適配器所產(chǎn)生的仿真文件。綜合后所得的EDIF/XNF門級(jí)網(wǎng)表文件通常作為FPGA布線器或CPLD適配器的輸入文件。通過布線/適配處理后，布線/適配器將生成一個(gè)VHDL網(wǎng)表文件，這個(gè)網(wǎng)表文件中包含了較為精確的延時(shí)信息，網(wǎng)表文件中描述的電路結(jié)構(gòu)與布線/適配后的結(jié)果是一致的。（4）硬件仿真/器件測(cè)試這里所謂的硬件仿真是針對(duì)ASIC設(shè)計(jì)而言的。在ASIC設(shè)計(jì)中，比較常用的方法是利用FPGA/CPLD對(duì)系統(tǒng)的設(shè)計(jì)進(jìn)行功能檢測(cè)，通過后再將其VHDL設(shè)計(jì)以ASIC形式實(shí)現(xiàn)；而器件測(cè)試則是針對(duì)FPGA/CPLD直接用于應(yīng)用系統(tǒng)的檢測(cè)而言的。硬件仿真和器件測(cè)試的目的，是為了在更真實(shí)的環(huán)境中檢驗(yàn)VHDL設(shè)計(jì)的運(yùn)行情況，特別是對(duì)于VHDL程序設(shè)計(jì)上不是十分規(guī)范、語義上含有一定歧義的程序。在電子系統(tǒng)工程設(shè)計(jì)中，VHDL設(shè)計(jì)的硬件仿真和器件測(cè)試是十分必要的。問題1.請(qǐng)談?wù)勀闼J(rèn)識(shí)的EDA2.可編程邏輯器件的作用3.認(rèn)識(shí)IP核樹立質(zhì)量法制觀念、提高全員質(zhì)量意識(shí)。9月-249月-24Wednesday,September4,2024人生得意須盡歡，莫使金樽空對(duì)月。20:21:2220:21:2220:219/4/20248:21:22PM安全象只弓，不拉它就松，要想保安全，常把弓弦繃。9月-2420:21:2220:21Sep-2404-Sep-24加強(qiáng)交通建設(shè)管理，確保工程建設(shè)質(zhì)量。20:21:2220:21:2220:21Wednesday,September4,2024安全在于心細(xì)，事故出在麻痹。9月-249月-2420:21:2220:21:22September4,2024踏實(shí)肯干，努力奮斗。2024年9月4日8:21下午9月-249月-24追求至善憑技術(shù)開拓市場(chǎng)，憑管理增創(chuàng)效益，憑服務(wù)樹立形象。04九月20248:21:22下午20:21:229月-24嚴(yán)格把控質(zhì)量關(guān)，讓生產(chǎn)更加有保障。九月248:21下午9月-2420:21September4,2024作業(yè)標(biāo)準(zhǔn)記得牢，駕輕就熟除煩惱。202