馬殿富-XXXX-11計(jì)算機(jī)類(lèi)專(zhuān)業(yè)人才系統(tǒng)能力培養(yǎng)ppt課件

1、第二屆高等學(xué)校計(jì)算機(jī)類(lèi)專(zhuān)業(yè)人才培育頂峰論壇計(jì)算機(jī)類(lèi)專(zhuān)業(yè)人才系統(tǒng)才干培育馬殿富北航計(jì)算機(jī)學(xué)院杭州2021-11.系統(tǒng)才干培育研討清華大學(xué)北京大學(xué)國(guó)防科技大學(xué)南京大學(xué)浙江大學(xué)北京航空航天大學(xué)東南大學(xué)西安交通大學(xué)電子科技大學(xué)西安電子科技大學(xué)教育部計(jì)算機(jī)類(lèi)教學(xué)指點(diǎn)委員會(huì)系統(tǒng)才干培育研討組凝練成果，突出示范分類(lèi)試點(diǎn)，協(xié)作推行.系統(tǒng)才干培育的探求學(xué)生可以建立計(jì)算機(jī)系統(tǒng)觀、具備計(jì)算機(jī)系統(tǒng)設(shè)計(jì)才干是計(jì)算機(jī)專(zhuān)業(yè)高素質(zhì)創(chuàng)新人才培育關(guān)鍵標(biāo)志。數(shù)字邏輯、計(jì)算機(jī)組成、操作系統(tǒng)和編譯技術(shù)是最中心的計(jì)算機(jī)專(zhuān)業(yè)課程。研討數(shù)理邏輯、數(shù)字邏輯、計(jì)算機(jī)組成、操作系統(tǒng)和編譯技術(shù)課程關(guān)系，經(jīng)過(guò)教學(xué)和實(shí)驗(yàn)兩個(gè)方面

2、進(jìn)展整體討論和設(shè)計(jì)。以MIPS指令集為根底，使得學(xué)生可以設(shè)計(jì)一臺(tái)功能計(jì)算機(jī)、一套操作系統(tǒng)和一套編譯系統(tǒng)。. 計(jì)算機(jī)專(zhuān)業(yè)系統(tǒng)才干系統(tǒng)功能：輸入、輸出及其關(guān)系構(gòu)造：元素及其關(guān)系系統(tǒng)分析才干系統(tǒng)綜合才干系統(tǒng)驗(yàn)證才干系統(tǒng)創(chuàng)新才干. 計(jì)算機(jī)專(zhuān)業(yè)系統(tǒng)才干系統(tǒng)功能：輸入、輸出及其關(guān)系構(gòu)造：元素及其關(guān)系系統(tǒng)分析才干給定構(gòu)造和輸入 ，分析輸出系統(tǒng)綜合才干 給定輸入 和輸出，綜合構(gòu)造系統(tǒng)驗(yàn)證才干給定構(gòu)造，確定與功能符合系統(tǒng)創(chuàng)新才干 設(shè)計(jì)新的功能 與構(gòu)造.系統(tǒng)才干準(zhǔn)那么工業(yè)規(guī)范MIPS指令集，規(guī)范C言語(yǔ)工程規(guī)模 57條MIPS指令，支持規(guī)范C言語(yǔ)關(guān)鍵子集工程方法探求普通性方法.系統(tǒng)才干培育目的實(shí)現(xiàn)57條MIP指令確

3、定數(shù)字邏輯部件實(shí)現(xiàn)規(guī)范C言語(yǔ)到MIPS編譯，及支持GCC實(shí)現(xiàn)支持MIPS指令集的操作系統(tǒng).研討與實(shí)際200720212006200720212021202120212021組建團(tuán)隊(duì)規(guī)劃研討，頂層設(shè)計(jì)精選本科生初次完成MIPS處置器開(kāi)發(fā)數(shù)字電路首輪實(shí)驗(yàn)編譯技術(shù)首先調(diào)整數(shù)字電路全面調(diào)整編譯技術(shù)全面調(diào)整自主開(kāi)發(fā)一致硬件實(shí)驗(yàn)平臺(tái)數(shù)字電路全面實(shí)施編譯技術(shù)全面實(shí)施全面重構(gòu)硬件代碼(特別是MIPS代碼)OS調(diào)整，模擬器運(yùn)轉(zhuǎn)OS全面實(shí)施，模擬器/硬件雙平臺(tái)同時(shí)實(shí)施計(jì)組引入HDL和EDA計(jì)組全面實(shí)施新計(jì)組(交融數(shù)電)系統(tǒng)觀念與工程才干計(jì)算機(jī)專(zhuān)業(yè)工程認(rèn)證.實(shí)際領(lǐng)會(huì)定位不同，選擇不同不需求學(xué)習(xí)CPU設(shè)計(jì)目的不同，選

4、擇不同學(xué)生才干不行，選擇簡(jiǎn)單傳統(tǒng)設(shè)計(jì)CPU方法難度大CPU數(shù)據(jù)通路，圖方法十幾條，行為模型繼續(xù)探求工程方法，讓學(xué)生有巔峰體驗(yàn)工程方法存在嗎？.的啟示：圖直觀性與表達(dá)式準(zhǔn)確性劉徽約公元225年295年提出了-“割圓術(shù)，計(jì)算到圓內(nèi)接96邊形，求得=3.14。祖沖之 公元429年公元500年求出在3.1415926與3.1415927之間。計(jì)算到圓內(nèi)接16384邊形。萊布尼茨(16461716)提出的表達(dá)式當(dāng)取10000000項(xiàng)，/4=0.7853981634的前八位堅(jiān)持一致。.方法論系統(tǒng)論觀念貝塔朗菲提出“普通系統(tǒng)論系統(tǒng)作為研討對(duì)象，以及功能與構(gòu)造關(guān)系。系統(tǒng)方法分析方法：給出系統(tǒng)輸入和構(gòu)造，求取系

5、統(tǒng)輸出綜合方法：給出系統(tǒng)功能，構(gòu)建系統(tǒng)構(gòu)造。構(gòu)造主義觀念皮亞杰提出構(gòu)造主義構(gòu)造整體性、轉(zhuǎn)換、本身調(diào)整性三個(gè)言語(yǔ)環(huán)境觀念李未提出對(duì)象言語(yǔ)、模型言語(yǔ)和元言語(yǔ).集合及邏輯作為CPU模型描畫(huà)用方式邏輯的方法可以容易看出，存在某種指令集在實(shí)際上足以控制和執(zhí)行恣意順序的操作從當(dāng)前的觀念出發(fā)，選擇一個(gè)指令集時(shí)思索的更多更實(shí)踐的問(wèn)題是：指令集要求的設(shè)備簡(jiǎn)單性，在實(shí)踐重要的問(wèn)題中有明確運(yùn)用和處理該類(lèi)問(wèn)題的速度。Burks,Goldstine &von Neumann, 1947以CPU指令集對(duì)象言語(yǔ)，以命題邏輯和集合以及數(shù)字邏輯部件為模型言語(yǔ)。用集合關(guān)系概念顯示地描畫(huà)數(shù)字邏輯部件之間的關(guān)系。用命題公式顯示地描畫(huà)

6、控制信號(hào)。.CPU構(gòu)造模型用構(gòu)造模型方法構(gòu)建MIPS指令集的CPU模型CPU構(gòu)造模型S：數(shù)字邏輯部件、多路選擇器及控制部件F：數(shù)字邏輯部件功能及控制信號(hào)邏輯公式R：數(shù)據(jù)通路C：P0,P1,P2,P3,P4, P5,P6,P7,P8在存儲(chǔ)器中 存儲(chǔ)指令.構(gòu)思綜合與工程綜合方法SI&SESynthesis of Idea&synthesis of Engineering構(gòu)思指令數(shù)據(jù)通路根據(jù)一條指令的含義，構(gòu)造數(shù)字邏輯部件關(guān)系表工程綜合方法普通性方法 小綜合指令數(shù)據(jù)通路給出一條指令的選擇器1輸入1輸出表給出一條指令的選擇器控制邏輯公式表和部件控制邏輯公式表 大綜合指令集數(shù)據(jù)通路求CPU部件控制邏輯公

7、式求CPU數(shù)據(jù)通路集合求CPU數(shù)據(jù)通路控制邏輯公式.數(shù)字邏輯部件數(shù)字邏輯部件組合邏輯設(shè)計(jì)，包括編碼器、譯碼器、比較器、數(shù)據(jù)選擇器、數(shù)據(jù)分配器、奇偶校驗(yàn)器、算術(shù)邏輯單元、乘法器、數(shù)據(jù)擴(kuò)展器等。時(shí)序邏輯設(shè)計(jì)，包括計(jì)數(shù)器、存放器、移位器等數(shù)字邏輯的實(shí)際根底布爾代數(shù)？組合邏輯給出功能描畫(huà)真值表命題邏輯方法求出、邏輯范式構(gòu)建邏輯部件非門(mén)、與門(mén)、或門(mén)Verilog等軟件實(shí)現(xiàn)時(shí)序邏輯方法類(lèi)似.存放器、選擇器及控制信號(hào)選擇器表Mux1PCMux2Mem.addressMux3Mem.writeDataMux4IRMux5Regs. Rreg1Mux6Regs. Rreg2Mux7Regs. WregMux8R

8、egs. WdataMux9AMux10BMux11ALU.AMux12ALU.BMux13ALU. funcMux14ALUOutMux15MDU.AMux16MDU.BMux17MDU.funcMux18LS2Mux19SU.shamtMux20SU.dataMux21SU.funcMux22S1632Mux23S1832選擇器控制信號(hào)CtrlMux1_1CtrlMux2_1CtrlMux3_1CtrlMux4_1CtrlMux5_1CtrlMux6_1CtrlMux7_1CtrlMux8_1CtrlMux9_1CtrlMux10_1CtrlMux11_1CtrlMux12_1CtrlMu

9、x13_1CtrlMux14_1CtrlMux15_1CtrlMux16_1CtrlMux17_1CtrlMux18_1CtrlMux19_1CtrlMux20_1CtrlMux21_1CtrlMux22_1CtrlMux23_1寄存器控制信號(hào)CtrlPCCtrlMemReadCtrlMemWriteCtrlIRCtrlRegsReadCtrlRegsWriteCtrlACtrlBCtrlALUOutCtrlHiCtrlLoCtrlSUCtrl S1632Ctrl S1832 Ctrl LS2CtrlSBWCtrlscReg寄存器PCMemReadMemWriteIRRegsReadRegsW

10、riteABALUOutHiLoSUS1632S1832 LS2SBWscReg.一樣數(shù)據(jù)通路指令add rd, rs, rtrd=rs+rt0 x00rsrtrd0 x000 x20加法溢addu rd, rs, rtrd=rs+rt0 x00rsrtrd0 x000 x21加法sub rd, rt, rsrd=rt-rs0 x00rsrtrd0 x000 x22減法溢subu rd, rt, rsrd=rt-rs0 x00rsrtrd0 x000 x23減法and rd, rs, rtrd=rsrt0 x00rsrtrd0 x000 x24邏輯與or rd, rs, rtrd=rsrt0

11、x00rsrtrd0 x000 x25邏輯或xor rd, rt, rsrd=(rtrs)0 x00rsrtrd0 x000 x26或非nor rd, rs, rtrd=(rsrt)0 x00rsrtrd0 x000 x27與非slt rd, rt, rsrd=rsrt0 x00rsrtrd0 x000 x2a小于sltu rd, rt, rsrd=rsrt0 x00rsrtrd0 x000 x2b無(wú)符號(hào)小于指令含義簡(jiǎn)單清楚如何用數(shù)據(jù)邏輯部件實(shí)現(xiàn)？.構(gòu)思指令簡(jiǎn)單數(shù)據(jù)通路(表1.1)add rd, rs, rt的含義rd=rs+rt指令執(zhí)行用數(shù)字邏輯部件序列表示確定數(shù)字邏輯部件確定邏輯部件之間關(guān)

12、系根據(jù)存放器上跳沿觸發(fā)安排關(guān)系對(duì)的次序P0PCMem.addressPCALU.A+4ALU.B0 x20ALU.fincP1ALUALUOutMemIRP2ALUOutPCIR31:26CU.IR3126IR25:21Regs.RReg1IR20:16Regs.RReg2IR15:11Regs.WregIR5:0CU.IR50P3Regs.Rdata1ARegs.Rdata2BP4AALU.ABALU.BCU.funcALU.funcP5ALUALUOutP6ALUOut Regs.Wdata .選擇器關(guān)系簡(jiǎn)單數(shù)據(jù)通路(表1.2)普通方法構(gòu)建數(shù)字邏輯部件之間關(guān)系查選擇器對(duì)應(yīng)表，確定關(guān)系偶對(duì)P

13、0PCMux2_0Mux2Mem.addressPCMux11_0Mux11ALU.A+4Mux12_0Mux12ALU.B0 x20Mux13_0Mux13ALU.fincP1ALUMux14_0Mux14ALUOutMemMux4_0Mux4IRP2ALUOutMux1_0Mux1PCIR31:26CU.IR3126IR25:21Mux5_1Mux5Regs.RReg1IR20:16Mux6_1Mux6Regs.RReg2IR15:11Mux7_1Mux7Regs.WregIR5:0CU.IR50P3Regs.Rdata1Mux9_1Mux9ARegs.Rdata2Mux10_1Mux10

14、BP4AMux11_1Mux11ALU.ABMux12_1Mux12ALU.BCU.funcMux13_1Mux13ALU.funcP5ALUMux14_1Mux14 ALUOutP6ALUOut Mux8_1 Mux8 Regs.Wdata .指令碼控制信號(hào)指令： 0 x00&(0 x20|0 x21|0 x22|0 x23|0 x24|0 x25|0 x26|0 x27|0 x2a|0 x2b) CtrlOP1=(op5&op4&op3&op2&op1&op0)&(op5&op4&op3&op2&op1&op0)|(op5&op4&op3&op2&op1&op0)|(op5&op4&op3

15、&op2&op1&op0)|(op5&op4&op3&op2&op1&op0)|(op5&op4&op3&op2&op1&op0)|(op5&op4&op3&op2&op1&op0)|(op5&op4&op3&op2&op1&op0)|(op5&op4&op3&op2&op1&op0)|(op5&op4&op3&op2&op1&op0)|(op5&op4&op3&op2&op1&op0);根據(jù)指令碼和功能碼變換為邏輯表達(dá)式構(gòu)成指令碼控制信號(hào).存放器及選擇器控制信號(hào)CtrlPC P2CtrlMemRead P0CtrlIR P1CtrlRegsRead1 P2&CtrlOP1CtrlRegsRe

16、ad2 P2&CtrlOP1CtrlRegsWrite P6&CtrlOP1CtrlA P3&CtrlOP1CtrlB P3&CtrlOP1CtrlALUOutP1|P5&CtrlOP1CtrlMux1_0P2CtrlMux2_0P0CtrlMux4_0P1CtrlMux11_0P0CtrlMux12_0P0CtrlMux13_0P0CtrlMux14_0P1CtrlMux5_1P2&CtrlOP1CtrlMux6_1P2&CtrlOP1CtrlMux7_1P2&CtrlOP1CtrlMux8_1P6&CtrlOP1CtrlMux9_1P3&CtrlOP1CtrlMux10_1P3&CtrlO

17、P1CtrlMux11_1P4&CtrlOP1CtrlMux12_1P4&CtrlOP1CtrlMux13_1P4&CtrlOP1CtrlMux14_1P5&CtrlOP1根據(jù)數(shù)據(jù)通路(表1.2)以及指令碼控制信號(hào)CtrlOP1給出存放器控制信號(hào)和選擇器控制信號(hào)。.Verilog實(shí)現(xiàn)信號(hào)Initial_module init(.clk(clk),.start(start),.CtrlPC(CtrlPC),.CtrlMemRead(CtrlMemRead),.CtrlIR(CtrlIR),.CtrlRegsRead1(CtrlRegsRead1),.CtrlRegsRead2(CtrlRegsR

18、ead2),.CtrlRegsWrite(CtrlRegsWrite),.CtrlA(CtrlA),.CtrlB(CtrlB),.CtrlALUOut(CtrlALUOut),. CtrlMux1_0 (CtrlMux1_0),. CtrlMux2_0(CtrlMux2_0),.CtrlMux4_0(CtrlMux4_0),.CtrlMux5_1(CtrlMux5_1),.CtrlMux6_1(CtrlMux6_1),. CtrlMux7_1(CtrlMux7_1),. CtrlMux8_1(CtrlMux8_1),. CtrlMux9_1(CtrlMux9_1),. CtrlM10_1(Ct

19、rlM10_1),.CtrlMux11_0(CtrlMux11_0), .CtrlMux11_1(CtrlMux11_1),.CtrlMux12_0(CtrlMux12_0), . CtrlMux12_1(CtrlMux12_1),.CtrlMux13_0(CtrlMux13_0), .CtrlMux13_1(CtrlMux13_1),. CtrlMux14_0(CtrlMux14_0), . CtrlMux14_1(CtrlMux14_1);.實(shí)現(xiàn)簡(jiǎn)單數(shù)據(jù)通路(表1.2) P0Register_module PC(.write(CtrlPC),.data_in(Mux1_data),.dat

20、a_out(PCdata);data_mux_1 Mux2(.sel(CtrlMux2_0),dataIn(PCdata),.dataOut(Mux2_out);Memory Mem(.clock(clk),.address(Mux2_out14:0),.read(CtrlMemRead),.q(Mem_out);data_mux_2 Mux11(.sel(CtrlMux11_0), .sel(CtrlMux11_1),dataIn0(PCdata),dataIn1(aout),.dataOut(Mux11_out);data_mux_2 Mux12(.sel(CtrlMux12_0), .s

21、el(CtrlMux12_1),dataIn0(320 x0004),dataIn1(bout),.dataOut(Mux12_out);data_mux_2 Mux13(.sel(CtrlMux13_0), .sel(CtrlMux13_1),dataIn0(60 x20),dataIn1(CU_func),.dataOut(Mux13_out);ALU_module ALU(.ALU_a(Mux11_out),.ALU_b(Mux12_out),.func(Mux13_out),.ALUresult(ALUresult);.實(shí)現(xiàn)簡(jiǎn)單數(shù)據(jù)通路(表1.2) P1data_mux_1 Mux14

22、(.sel(CtrlMux14_0),dataIn(ALUresult),.dataOut(Mux14_out);Register_module ALUout(.write(CtrlALUOut),.data_in(Mux14_out),.data_out(AluOut);data_mux_1 Mux4(.sel(CtrlMux4_0),dataIn(Mem_out),.dataOut(Mux4_out);.實(shí)現(xiàn)簡(jiǎn)單數(shù)據(jù)通路(表1.2) P2IR_module IR(.write(CtrlIR),.data_in(Mux4_out),.ir31_26(op),.ir25_21(rs),.ir2

23、0_16(rt), .ir15_11(rd),.ir10_6(shamt),.ir5_0(func);data_mux_1 Mux1(.sel(CtrlMux1_0),dataIn(AluOut),.dataOut(M1_data);Control_Unit CU(.ir31_26(ir31_26), .ir5_0(ir5_0),.op(CU_func);data_mux_1 Mux5(.sel(CtrlM5_1),dataIn(rs),.dataOut(Mux5_out);data_mux_1 Mux6(.sel(CtrlM6_1),dataIn(rt),.dataOut(Mux6_out)

24、;data_mux_1 Mux7(.sel(CtrlM7_1),dataIn(rd),.dataOut(Mux7_out);.實(shí)現(xiàn)簡(jiǎn)單數(shù)據(jù)通路(表1.2) P3,P4,P5,P6Regs_module Regs(.write(CtrlRegsWrite),.data_in(Mux8_out),.writeaddress(Mux7_out),.CtrlRegsRead1(CtrlRegsRead1),.address1(Mux5_out),.read_out1(memReadout1),.CtrlRegsRead2(CtrlRegsRead2),.address2(Mux6_out),.read

25、_out2(memReadout2);data_mux_1 Mux9(.sel(CtrlMux9_1),dataIn(memReadout1),.dataOut(Mux9_out);Register_module A(.write(CtrlA),.data_in(Mux9_out),.data_out(aout);data_mux_1 Mux10(.sel(CtrlMux10_1),dataIn(memReadout2),.dataOut(Mux10_out);Register_module B(.write(CtrlB),.data_in(Mux10_out),.data_out(bout)

26、;data_mux_1 M8(.sel(CtrlM8_1),dataIn(AluOut),.dataOut(Mux8_out);endmodule.Addi數(shù)據(jù)通路addi rt, rs, immrt=rs+imm0 x08rsrtImm立即數(shù)加法溢addiu rt, rs, immrt=rs+imm0 x09rsrtImm加法slti rt, rs, immrt=rs imm0 x0arsrtImm立即數(shù)小于sltiu rt, rs, immrt=rs imm0 x0brsrtImm立即數(shù)小于andi rt, rs, immrd=rsrt0 x0crsrtImm立即數(shù)與ori rt, rs,

27、 immrd=rsrt0 x0drsrtImm立即數(shù)邏輯或xori rd, rt, immrd=(rtimm)0 x0ersrtImm立即數(shù)異或.構(gòu)思指令簡(jiǎn)單數(shù)據(jù)通路(表2.1)addi rt, rs, imm的含義rt=rs+imm指令執(zhí)行用數(shù)字邏輯部件序列表示確定數(shù)字邏輯部件確定邏輯部件之間關(guān)系根據(jù)存放器上跳沿觸發(fā)安排關(guān)系對(duì)的次序P0PCMem.addressPCALU.A+4ALU.B0 x20ALU.fincP1ALUALUOutMemIRP2ALUOutPCIR31:26CU. IR3126IR25:21Regs.RReg1IR20:16Regs.WregIR15:0S1632P3R

28、egs.Rdata1AS1632BP4AALU.ABALU.BCU. funcALU.funcP5ALUALUOutP6ALUOutRegs.Wdata.選擇器關(guān)系簡(jiǎn)單數(shù)據(jù)通路(表2.2)普通方法構(gòu)建數(shù)字邏輯部件之間關(guān)系查選擇器對(duì)應(yīng)表，確定關(guān)系偶對(duì)P0PCMux2_0Mux2Mem.addressPCMux11_0Mux11ALU.A+4Mux12_0Mux12ALU.B0 x20Mux13_0Mux13ALU.fincP1ALUMux14_0Mux14ALUOutMemMux4_0Mux4IRP2ALUOutMux1_0Mux1PCIR31:26CU. IR3126IR25:21Mux5_2

29、Mux5Regs.RReg1IR20:16Mux7_2Mux7Regs.WregIR15:0Mux22_2Mux22S1632P3Regs.Rdata1Mux9_2Mux9AS1632Mux10_2Mux10BP4AMux11_2Mux11ALU.ABMux12_2Mux12ALU.BCU. funcMux13_2Mux13ALU.funcP5ALUMux14_2Mux14ALUOutP6ALUOutMux8_2Mux8Regs.Wdata.指令碼控制信號(hào)指令： 0 x08|0 x09|0 x0a|0 x0b|0 x0c|0 x0d|0 x0eCtrlOP2=(op5&op4&op3&op2&

30、op1&op0)|(op5&op4&op3&op2&op1&op0)|(op5&op4&op3&op2&op1&op0)|(op5&op4&op3&op2&op1&op0)|(op5&op4&op3&op2&op1&op0)|(op5&op4&op3&op2&op1&op0)|(op5&op4&op3&op2&op1&op0);根據(jù)指令碼和功能碼變換為邏輯表達(dá)式構(gòu)成指令碼控制信號(hào).存放器及選擇器控制信號(hào)CtrlPC P2CtrlMemRead P0CtrlIR P1CtrlRegsRead1 P2&CtrlOP2CtrlRegsWrite P6&CtrlOP2CtrlA P3&CtrlOP2C

31、trlB P3&CtrlOP2CtrlALUOut P1 | P5&CtrlOP2Ctrl S1632 P2&CtrlOP2CtrlMux1_0 P2CtrlMux2_0 P0CtrlMux4_0 P1CtrlMux11_0 P0CtrlMux12_0 P0CtrlMux13_0 P0CtrlMux14_0 P1CtrlMux5_2P2&CtrlOP2CtrlMux7_2P2&CtrlOP2CtrlMux8_2P6&CtrlOP2CtrlMux9_2P3&CtrlOP2CtrlMux10_2P3&CtrlOP2CtrlMux11_2P4&CtrlOP2CtrlMux12_2P4&CtrlOP2

32、CtrlMux13_2P4&CtrlOP2CtrlMux14_2P5&CtrlOP2CtrlMux22_2P2&CtrlOP2根據(jù)數(shù)據(jù)通路(表2.2)以及指令碼控制信號(hào)CtrlOP2給出存放器控制信號(hào)和選擇器控制信號(hào)。.工程綜合方法指令集數(shù)據(jù)通路大綜合求CPU部件控制邏輯公式求CPU數(shù)據(jù)通路集合求CPU數(shù)據(jù)通路控制邏輯公式.綜合存放器控制信號(hào)Ctrl S1632 P2&CtrlOP2 CtrlA P3&CtrlOP1 |P3&CtrlOP2 CtrlALUOut P1|P5&CtrlOP1 | P5&CtrlOP2 CtrlB P3&CtrlOP1 |P3&CtrlOP2 CtrlIR P1

33、CtrlMemRead P0 CtrlPC P2 CtrlRegsRead1 P2&CtrlOP1 |P2&CtrlOP2 CtrlRegsRead2 P2&CtrlOP1 CtrlRegsWrite P6&CtrlOP1 |P6&CtrlOP2 合并指令的存放器控制信號(hào)表排序合并一樣指令控制信號(hào)合并的指令控制信號(hào)表達(dá)式邏輯并運(yùn)算.綜合多路選擇器Mux1 Mux1_0 ALUOut PC Mux2 Mux2_0 PC Mem.address Mux4 Mux4_0 Mem IR Mux5 Mux5_1 Mux5_2 IR25:21 Regs.RReg1 IR25:21 Regs.RReg1 Mux6 Mux6_1 IR20:16 Regs.RReg2 Mux7 Mux7_1 IR15:11 Regs.Wreg Mux7_2 IR20:16 Regs.Wreg Mux8 Mux8_1Mux8_2 ALUOut