集成電路設(shè)計復(fù)習(xí)題及解答(共10頁)

1、集成電路(jchng-dinl)設(shè)計復(fù)習(xí)題緒論(xln)1畫出集成電路設(shè)計(shj)與制造的主要流程框架。2集成電路分類情況如何？集成電路設(shè)計層次化、結(jié)構(gòu)化設(shè)計概念，集成電路設(shè)計域和設(shè)計層次什么是集成電路設(shè)計？集成電路設(shè)計流程。（三個設(shè)計步驟：系統(tǒng)功能設(shè)計邏輯和電路設(shè)計版圖設(shè)計）模擬電路和數(shù)字電路設(shè)計各自的特點和流程版圖驗證和檢查包括哪些內(nèi)容？如何實現(xiàn)？5版圖設(shè)計規(guī)則的概念，主要內(nèi)容以及表示方法。為什么需要指定版圖設(shè)計規(guī)則？6集成電路設(shè)計方法分類？（全定制、半定制、PLD）7標準單元/門陣列的概念，優(yōu)點/缺點，設(shè)計流程8PLD設(shè)計方法的特點，F(xiàn)PGA/CPLD的概念9試述門陣列和標準單元設(shè)計方

2、法的概念和它們之間的異同點。10標準單元庫中的單元的主要描述形式有哪些？分別在IC設(shè)計的什么階段應(yīng)用？11集成電路的可測性設(shè)計是指什么？Soc設(shè)計復(fù)習(xí)題1.什么是SoC？2.SoC設(shè)計的發(fā)展趨勢及面臨的挑戰(zhàn)？3.SoC設(shè)計的特點?4.SoC設(shè)計與傳統(tǒng)的ASIC設(shè)計最大的不同是什么？5.什么是軟硬件協(xié)同設(shè)計？6.常用的可測性設(shè)計方法有哪些？7. IP的基本概念和IP分類8.什么是可綜合RTL代碼?9.么是同步電路，什么是異步電路，各有什么特點？10. 邏輯綜合的概念。11.什么是觸發(fā)器的建立時間（SetupTime），試畫圖進行說明。12.什么是觸發(fā)器的保持時間（HoldTime），試畫圖進行說

3、明。13. 什么是驗證，什么是測試，兩者有何區(qū)別？14.試畫圖簡要說明掃描測試原理。緒論(xln)畫出集成電路設(shè)計與制造的主要(zhyo)流程框架。2、集成電路(jchng-dinl)分類情況如何？集成電路設(shè)計層次化、結(jié)構(gòu)化設(shè)計概念，集成電路設(shè)計域和設(shè)計層次分層分級(fn j)設(shè)計和模塊化設(shè)計將一個復(fù)雜的集成電路系統(tǒng)(xtng)的設(shè)計問題分解為復(fù)雜性較低的設(shè)計級別，這個級別可以再分解到復(fù)雜性更低的設(shè)計(shj)級別；這樣的分解一直繼續(xù)到使最終的設(shè)計級別的復(fù)雜性足夠低，也就是說，能相當容易地由這一級設(shè)計出的單元逐級組織起復(fù)雜的系統(tǒng)。從層次和域表示分層分級設(shè)計思想 域：行為域：集成電路的功能 結(jié)構(gòu)

4、域：集成電路的邏輯和電路組成 物理域：集成電路掩膜版的幾何特性和物理特性的具體實現(xiàn) 層次：系統(tǒng)級、算法級、寄存器傳輸級(也稱RTL級)、 邏輯級與電路級什么是集成電路設(shè)計？集成電路設(shè)計流程，根據(jù)電路功能和性能的要求，在正確選擇系統(tǒng)配置、電路形式、器件結(jié)構(gòu)、工藝方案和設(shè)計規(guī)則的情況下，盡量減小芯片面積，降低設(shè)計成本，縮短設(shè)計周期，以保證全局優(yōu)化，設(shè)計出滿足要求的集成電路。三個設(shè)計步驟：系統(tǒng)功能設(shè)計，邏輯和電路設(shè)計，版圖設(shè)計模擬電路和數(shù)字電路設(shè)計各自的特點和流程A.數(shù)字電路：RTL級描述 邏輯綜合(Synopsys,Ambit) 邏輯網(wǎng)表 邏輯模擬與驗證，時序分析和優(yōu)化 難以綜合的：人工設(shè)計后進行

5、原理圖輸入，再進行邏輯模擬電路實現(xiàn)(包括滿足電路性能要求的電路結(jié)構(gòu)和元件參數(shù))：調(diào)用單元庫完成；沒有單元庫支持：對各單元進行電路設(shè)計，通過電路模擬與分析，預(yù)測電路的直流、交流、瞬態(tài)等特性，之后再根據(jù)模擬結(jié)果反復(fù)修改器件參數(shù)，直到獲得滿意的結(jié)果。由此可形成用戶自己的單元庫；單元庫：一組單元電路的集合；經(jīng)過優(yōu)化設(shè)計、并通過設(shè)計規(guī)則(guz)檢查和反復(fù)工藝驗證，能正確反映所需的邏輯和電路功能以及性能，適合于工藝(gngy)制備，可達到最大的成品率。單元(dnyun)庫由廠家(Foundary)提供，也可由用戶自行建立B. 模擬電路：尚無良好的綜合軟件 RTL級仿真通過后，根據(jù)設(shè)計經(jīng)驗進行電路設(shè)計 原

6、理圖輸入 電路模擬與驗證 模擬單元庫邏輯和電路設(shè)計的輸出：網(wǎng)表（元件及其連接關(guān)系）或邏輯圖、電路圖。軟件支持：原理圖軟件、邏輯綜合、邏輯模擬、電路模擬、時序分析等軟件 (EDA軟件系統(tǒng)中已集成)。集成電路設(shè)計方法分類全定制、半定制、PLD標準單元/門陣列的概念，優(yōu)點/缺點，設(shè)計流程門陣列：（設(shè)計流程） 概念：形狀和尺寸完全相同的單元排列成陣列，每個單元內(nèi)部含有若干器件，單元之間留有布線通道，通道寬度和位置固定，并預(yù)先完成接觸孔和連線以外的芯片加工步驟，形成母片 根據(jù)不同的應(yīng)用，設(shè)計出不同的接觸孔版和金屬連線版，單元內(nèi)部連線及單元間連線實現(xiàn)所需電路功能采用母片半定制技術(shù)門陣列方法的設(shè)計特點：設(shè)計

7、周期短，設(shè)計成本低，適合設(shè)計適當規(guī)模、中等性能、要求設(shè)計時間短、數(shù)量相對較少的電路不足：設(shè)計靈活性較低；門利用率低；芯片面積浪費;速度較低；功耗較大。標準單元：（設(shè)計流程） 一種庫單元設(shè)計方法，屬基于單元的布圖方法需要全套掩膜版：定制方法 概念：從標準單元庫中調(diào)用事先經(jīng)過精心設(shè)計的邏輯單元，并排列成行，行間留有可調(diào)整的布線通道，再按功能要求將各內(nèi)部單元以及輸入/輸出單元連接起來，形成所需的專用電路芯片布局(bj)：芯片中心是單元區(qū)，輸入/輸出(shch)單元和壓焊塊在芯片四周，基本(jbn)單元具有等高不等寬的結(jié)構(gòu)，布線通道區(qū)沒有寬度的限制，利于實現(xiàn)優(yōu)化布線。SC方法特點：需要全套掩膜版，屬于

8、定制設(shè)計方法門陣列方法：合適的母片，固定的單元數(shù)、壓焊塊數(shù)和通道間距標準單元方法：可變的單元數(shù)、壓焊塊數(shù)、通道間距，布局布線的自由度增大較高的芯片利用率和連線布通率依賴于標準單元庫，SC庫建立需較長的周期和較高的成本，尤其工藝更新時適用于中批量或者小批量但是性能要求較高的芯片設(shè)計PLD設(shè)計方法的特點，F(xiàn)PGA/CPLD的概念概念：用戶通過生產(chǎn)商提供的通用器件自行進行現(xiàn)場編程和制造，或者通過對與或矩陣進行掩膜編程，得到所需的專用集成電路編程方式：現(xiàn)場編程：采用熔斷絲、電寫入等方法對已制備好的PLD器件實現(xiàn)編程，不需要微電子工藝，利用相應(yīng)的開發(fā)工具就可完成設(shè)計，有些PLD可多次擦除，易于系統(tǒng)和電路

9、設(shè)計。掩膜編程：通過設(shè)計掩膜版圖來實現(xiàn)所需的電路功能，但由于可編程邏輯器件的規(guī)則結(jié)構(gòu)，設(shè)計及驗證比較容易實現(xiàn)。PLD和FPGA設(shè)計方法的特點現(xiàn)場編程： 功能、邏輯設(shè)計 網(wǎng)表 編程文件 PLD器件 硬件編程器 編程軟件 掩膜編程：PLA版圖自動生成系統(tǒng)，可以從網(wǎng)表直接得到掩膜版圖設(shè)計周期短，設(shè)計效率高，有些可多次擦除，適合新產(chǎn)品開發(fā)FPGA與CPLD的區(qū)別：1、 CPLD FPGA內(nèi)部結(jié)構(gòu) Productterm Lookup Table程序存儲內(nèi)部EEPROMSRAM， 外掛EEPROM資源類型組合電路資源豐富 觸發(fā)器資源豐富集成度 低 高使用場合 完成控制邏輯 能完成比較復(fù)雜的算法速度 慢

10、快其他資源 EAB，鎖相環(huán)保密性 可加密 一般不能保密2、FPGA采用SRAM進行功能配置，可重復(fù)編程，但系統(tǒng)掉電后，SRAM中的數(shù)據(jù)丟失。因此，需在FPGA外加EPROM，將配置數(shù)據(jù)寫入其中，系統(tǒng)每次上電自動將數(shù)據(jù)引入SRAM中。CPLD器件一般采用EEPROM存儲技術(shù)，可重復(fù)編程，并且系統(tǒng)掉電后，EEPROM中的數(shù)據(jù)不會丟失，適于數(shù)據(jù)的保密。3、FPGA器件含有豐富的觸發(fā)器資源，易于實現(xiàn)時序(sh x)邏輯，如果要求實現(xiàn)較復(fù)雜的組合電路則需要幾個CLB結(jié)合起來(q li)實現(xiàn)。CPLD的與或陣列結(jié)構(gòu)，使其適于實現(xiàn)(shxin)大規(guī)模的組合功能，但觸發(fā)器資源相對較少。4、FPGA為細粒度結(jié)構(gòu)

11、，CPLD為粗粒度結(jié)構(gòu)。FPGA內(nèi)部有豐富連線資源，CLB分塊較小，芯片的利用率較高。CPLD的宏單元的與或陣列較大，通常不能完全被應(yīng)用，且宏單元之間主要通過高速數(shù)據(jù)通道連接，其容量有限，限制了器件的靈活布線，因此CPLD利用率較FPGA器件低。5、FPGA為非連續(xù)式布線，CPLD為連續(xù)式布線。FPGA器件在每次編程時實現(xiàn)的邏輯功能一樣，但走的路線不同，因此延時不易控制，要求開發(fā)軟件允許工程師對關(guān)鍵的路線給予限制。CPLD每次布線路徑一樣，CPLD的連續(xù)式互連結(jié)構(gòu)利用具有同樣長度的一些金屬線實現(xiàn)邏輯單元之間的互連。連續(xù)式互連結(jié)構(gòu)消除了分段式互連結(jié)構(gòu)在定時上的差異，并在邏輯單元之間提供快速且具有

12、固定延時的通路。CPLD的延時較小。試述門陣列和標準單元設(shè)計方法的概念和它們之間的異同點。門陣列設(shè)計方法：半定制標準單元設(shè)計方法：定制 標準單元庫中的單元的主要描述形式有哪些？分別在IC設(shè)計的什么階段應(yīng)用？ 標準單元庫：標準單元庫中的單元是用人工優(yōu)化設(shè)計的，力求達到最小的面積和最好的性能，完成設(shè)計規(guī)則檢查和電學(xué)驗證描述電路單元在不同層級的屬性的一組數(shù)據(jù)邏輯符號（L）：單元名稱與符號、I/O端：用于邏輯圖功能描述電路結(jié)構(gòu)、電學(xué)指標拓撲版圖（O）：拓撲單元名、單元寬度高度、I/O位置及名稱掩膜版圖（A） 不同設(shè)計階段調(diào)用不同描述集成電路的可測性設(shè)計是指什么？可測性設(shè)計是在盡可能少地增加附加引線腳和

13、附加電路，并使芯片性能損失最小的情況下，滿足電路可控制性和可觀察性的要求可控制：從輸入端將芯片內(nèi)部邏輯電路置于指定狀態(tài)可觀察：直接或間接地從外部觀察內(nèi)部電路的狀態(tài)SOC設(shè)計復(fù)習(xí)題1.什么是SoC？包括(boku)一個或多個計算“引擎”（微處理器/微控制器/數(shù)字信號處理器）、至少十萬門的邏輯和相當(xingdng)數(shù)量的存儲器。2.SoC設(shè)計的發(fā)展趨勢及面臨(minlng)的挑戰(zhàn)？3.SoC設(shè)計的特點?一個完整的SoC設(shè)計包括系統(tǒng)結(jié)構(gòu)設(shè)計（也稱為架構(gòu)設(shè)計），軟件結(jié)構(gòu)設(shè)計和ASIC設(shè)計（硬件設(shè)計）。 （不太確定）4.SoC設(shè)計與傳統(tǒng)的ASIC設(shè)計最大的不同是什么？ASoC設(shè)計更需要了解整個系統(tǒng)的應(yīng)

14、用，定義出合理的芯片架構(gòu)，使得軟硬件配合達到系統(tǒng)最佳工作狀態(tài)。因而，軟硬件協(xié)同設(shè)計被越來越多地采用。BSoC設(shè)計是以IP復(fù)用或更大的平臺復(fù)用為基礎(chǔ)的。因而，基于IP 復(fù)用的設(shè)計是硬件實現(xiàn)的特點。5.什么是軟硬件協(xié)同設(shè)計？ 軟硬件協(xié)同設(shè)計指的是軟硬件的設(shè)計同步進行，在系統(tǒng)的初始階段，兩者就緊密相連。（下面這種描述方法是從百度上來的）軟硬件協(xié)同設(shè)計是指對系統(tǒng)中的軟硬件部分使用統(tǒng)一的描述和工具進行集成開發(fā),可完成全系統(tǒng)的 HYPERLINK /view/1088460.htm t _blank 設(shè)計驗證并跨越軟硬件界面進行系統(tǒng)優(yōu)化。6.常用(chn yn)的可測性設(shè)計方法有哪些？內(nèi)部掃描(somio

15、)測試設(shè)計，自動測試矢量生成，存儲器內(nèi)建自測試，邊界掃描測試7.IP的基本概念和IP分類(fn li)IP是知識產(chǎn)權(quán)的意思，指一種事先定義，經(jīng)驗證可以重復(fù)使用的，能完成某些功能的組塊，在集成電路行業(yè)里，IP通常是指硅知識產(chǎn)權(quán)（Silicon Intellectual Property），即IP核。依設(shè)計流程區(qū)分：軟核、硬核、固核依差異化程度來區(qū)分：基礎(chǔ)IP、標準IP、明星IP8.什么是可綜合RTL代碼?輸入為可綜合的RTL代碼、約束條件和單元庫（即工藝庫），輸出的是門級網(wǎng)表。（不知道是不是這么回答）9.什么是同步電路，什么是異步電路，各有什么特點？同步電路，即電路中的所有受時鐘控制的單元，如觸

16、發(fā)器（Flip Flop）或寄存器（Register），全部由一個統(tǒng)一的全局時鐘控制。全異步設(shè)計跟同步設(shè)計最大的不同就是它的電路中的數(shù)據(jù)傳輸可以在任何時候發(fā)生，電路中沒有一個全局的或局部的控制時鐘。同步電路異步電路優(yōu)點1、在同步設(shè)計中，EDA工具可以保證電路系統(tǒng)的時序收斂，有效避免了電路設(shè)計中競爭冒險現(xiàn)象2由于觸發(fā)器只有在時鐘邊緣才改變?nèi)≈?，很大限度地減少了整個電路受毛刺和噪聲影響的可能1、模塊化特性突出2、對信號的延遲不敏感3、沒有時鐘偏斜問題4、有潛在的高性能特性5、好的電磁兼容性6、具有低功耗的特性缺點時鐘偏斜（Clock Skew）2、時鐘樹綜合，需要加入大量的延遲單元，使得電路的面積

17、和功耗大大增加3、時鐘抖動（Clock Jitter）1、設(shè)計復(fù)雜2、缺少相應(yīng)的EDA工具的支持3、在大規(guī)模集成電路設(shè)計中應(yīng)避免采用異步電路設(shè)計10.邏輯綜合的概念。邏輯(lu j)綜合是指使用EDA工具(gngj)把由硬件描述語言設(shè)計的電路自動轉(zhuǎn)換成特定工藝下的網(wǎng)表，即從RTL級的HDL描述(mio sh)通過編譯與優(yōu)化產(chǎn)生符合約束條件的門級網(wǎng)表。11.什么是觸發(fā)器的建立時間（SetupTime），試畫圖進行說明。指的是時鐘信號變化之前數(shù)據(jù)保持不變的時間 12.什么是觸發(fā)器的保持時間（HoldTime），試畫圖進行說明。指的是時鐘信號變化之后數(shù)據(jù)保持不變的時間 13.什么是驗證，什么是測試，兩者有何區(qū)別？驗證：在設(shè)計過程中確認所設(shè)計的正確性通過軟件仿真、硬件模擬和形式驗證等方法進行在流片之前要做的。測試：檢測芯片是否存在制造或封裝過程中產(chǎn)生的缺陷。采用測試設(shè)備進行檢查區(qū)別：1、驗證的目的是用來檢查電路的功能是否正確，對設(shè)計負責(zé)。測試的目的