關(guān)于EDA總結(jié)的課件

1、EDA技術(shù)及其應(yīng)用目錄1、第一章 EDA技術(shù)概述 2、第二章 QuarTusII設(shè)計(jì)向?qū)?3、第三章 宏功能模塊應(yīng)用 4、第四章 應(yīng)用VHDL設(shè)計(jì)數(shù)字系統(tǒng) 5、第五章 VHDL設(shè)計(jì)技術(shù)深入 6 第六章 實(shí)用狀態(tài)機(jī)設(shè)計(jì)技術(shù)第一章 EDA技術(shù)概述第1節(jié) EDA技術(shù)的發(fā)展過程 第2節(jié) EDA技術(shù)主要內(nèi)容 第3節(jié) 數(shù)字系統(tǒng)設(shè)計(jì)的基本流程 小 結(jié) 1.1 EDA技術(shù)的發(fā)展過程 電子設(shè)計(jì)自動(dòng)化（Electronics Design Automation,簡稱EDA）技術(shù)是以計(jì)算機(jī)科學(xué)和微電子技術(shù)發(fā)展為先導(dǎo)，匯集了計(jì)算機(jī)圖形學(xué)、拓?fù)溥壿媽W(xué)、微電子工藝與結(jié)構(gòu)學(xué)和計(jì)算數(shù)學(xué)等多種計(jì)算機(jī)應(yīng)用學(xué)科最新成果的先進(jìn)技術(shù)，

2、它是在先進(jìn)的計(jì)算機(jī)工作平臺(tái)上開發(fā)出來的一整套電子系統(tǒng)設(shè)計(jì)的軟件工具。 EDA技術(shù)伴隨著計(jì)算機(jī)、集成電路、電子系統(tǒng)設(shè)計(jì)的發(fā)展，經(jīng)歷了計(jì)算機(jī)輔助設(shè)計(jì)（Computer Assist Design,簡稱一CAD）、計(jì)算機(jī)輔助工程設(shè)計(jì)（Computer AssistEngineering,簡稱CAE）和電子設(shè)計(jì)自動(dòng)化（Electronic Design Automation,簡稱EDA）三個(gè)發(fā)展階段。 1.1 EDA技術(shù)的發(fā)展過程20世紀(jì)70年代的計(jì)算機(jī)輔助設(shè)計(jì)（CAD）階段20世紀(jì)80年代的計(jì)算機(jī)輔助工程設(shè)計(jì)（CAE）階段20世紀(jì)90年代電子系統(tǒng)設(shè)計(jì)自動(dòng)化（EDA ）階段 1.2 EDA技術(shù)主要內(nèi)容

3、EDA技術(shù)內(nèi)容豐富，涉及面廣，但從教學(xué)和應(yīng)用的角度出發(fā)，應(yīng)了解和掌握印制電路板圖設(shè)計(jì)、可編程邏輯器件的原理、結(jié)構(gòu)及應(yīng)用、EDA工具軟件的使用、硬件描述語言（HDL），如VHDL。 其中，大規(guī)?？删幊踢壿嬈骷抢肊DA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的載體，硬件描述語言是利用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的主要表達(dá)手段，軟件開發(fā)工具是利用 EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的智能化的自動(dòng)化設(shè)計(jì)工具，實(shí)驗(yàn)開發(fā)系統(tǒng)則是利用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的下載工具及硬件驗(yàn)證工具。也就是說，設(shè)計(jì)師用硬件描述語言（HDL）描繪出硬件的結(jié)構(gòu)和硬件的行為，用設(shè)計(jì)工具將這些描述綜合映射成與半導(dǎo)體工藝有關(guān)的硬件工藝文件，半導(dǎo)體器件FPGA

4、，CPLD等則是這些硬件工藝文件的載體。 1.3 數(shù)字系統(tǒng)設(shè)計(jì)的基本流程1系統(tǒng)任務(wù)分析 4系統(tǒng)（或模塊）邏輯描述2確定邏輯算法 5邏輯電路級設(shè)計(jì)3系統(tǒng)劃分 6.驗(yàn)證（仿真）7物理實(shí)現(xiàn) 小 結(jié)電子設(shè)計(jì)自動(dòng)化（Electronics Design Automation）簡稱EDA技術(shù)。EDA技術(shù)，經(jīng)歷了計(jì)算機(jī)輔助設(shè)計(jì)（CAD）、計(jì)算機(jī)輔助工程設(shè)計(jì)（CAE）和電子設(shè)計(jì)自動(dòng)化（EDA）三個(gè)發(fā)展階段。 本學(xué)期的EDA技術(shù)主要包括數(shù)字系統(tǒng)的設(shè)計(jì)流程、印制電路板圖設(shè)計(jì)、可編程邏輯器件及設(shè)計(jì)方法、硬件描述語言VHDL、EDA開發(fā)工具及開發(fā)工具等內(nèi)容。 數(shù)字系統(tǒng)設(shè)計(jì)的基本流程包括系統(tǒng)任務(wù)分析、確定邏輯算法、系統(tǒng)

5、劃分、系統(tǒng)（或模塊）邏輯描述、邏輯電路級設(shè)計(jì)、驗(yàn)證（仿真）、物理實(shí)現(xiàn)幾部分。第二章 QuarTusII設(shè)計(jì)向?qū)?.1原理圖輸入方法設(shè)計(jì)步驟2.2引腳設(shè)置和下載2.3層次化設(shè)計(jì)2.4八位十進(jìn)制頻率計(jì)設(shè)計(jì)原理圖輸入方法設(shè)計(jì)步驟:一、建立工作文件夾和編輯設(shè)計(jì)文件:(1)、新建一個(gè)工程文件夾 (2)、建立原理圖源文件編輯窗 (3)、編輯構(gòu)建原理圖 (4)、文件存盤二、創(chuàng)建工程:(1)、打開建立新工程管理窗 (2)、將設(shè)計(jì)文件夾加入工程中 (3)、選擇目標(biāo)芯片 (4)、工具設(shè)設(shè)置(5)、結(jié)束設(shè)置三、功能分析及編譯前設(shè)置:(1)、選擇FPGA目標(biāo)芯片 ( 3)、選擇配置器件和編程方式(2)選擇配置器件的工

6、作方式 (4)、選擇輸出設(shè)置(5)、選擇目標(biāo)器件閑置引腳的狀態(tài)四、全程編譯及功能測試:(1)、打開波形編輯器 (2)、設(shè)置仿真時(shí)間區(qū)域(3)、波形文件存盤 (4)、將工程CNT10的端口信號(hào)名選入波形編輯器中(5)、編輯輸入波形 (6)、總線數(shù)據(jù)格式設(shè)置(7)、仿真參數(shù)設(shè)置 (8)、啟動(dòng)仿真器二位十進(jìn)制計(jì)數(shù)器電路圖八位十進(jìn)制頻率計(jì)頂層設(shè)計(jì)原理圖第三章 宏功能模塊應(yīng)用3.1 流水線乘法累加器設(shè)計(jì)3.2 邏輯數(shù)據(jù)采樣電路設(shè)計(jì) 3.3簡易存儲(chǔ)示波器設(shè)計(jì) 一、實(shí)驗(yàn)?zāi)康模哼M(jìn)一步熟悉QuartusII及其LPM模塊與FPGA其他硬件子牙under使用方法。二、實(shí)驗(yàn)任務(wù)：設(shè)計(jì)一個(gè)流水線乘法累加器，完成驗(yàn)證性

7、實(shí)驗(yàn)。包括創(chuàng)建工程、元件調(diào)用、電路編輯、全程編譯、時(shí)序仿真、引腳鎖定、FPGA硬件測試、邏輯分析儀時(shí)序測試和配置器件編程等設(shè)計(jì)環(huán)節(jié)。3.1 流水線乘法累加器設(shè)計(jì)3.2邏輯數(shù)據(jù)采樣電路設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康模菏煜PM_RAM模塊的使用方法二、實(shí)驗(yàn)任務(wù)：設(shè)計(jì)一個(gè)邏輯數(shù)據(jù)采樣電路，完成驗(yàn)證性實(shí)驗(yàn)。包括創(chuàng)建工程、元件調(diào)用、電路編輯、全程編譯、時(shí)序仿真、引腳鎖定、FPGA硬件測試。第四章 應(yīng)用VHDL設(shè)計(jì)數(shù)字系統(tǒng)以關(guān)鍵詞ENTITY引導(dǎo)，END ENTITY e_name結(jié)尾的語句部分，稱為實(shí)體。以關(guān)鍵詞ARCHITECTURE 引導(dǎo)，END ARCHITECTURE arch_name結(jié)尾的語句部分稱為結(jié)

8、構(gòu)體。VHDL程序至少由實(shí)體(entity)和結(jié)構(gòu)體(architecture)兩部分組成。實(shí)體表達(dá) 根據(jù)IEEE標(biāo)準(zhǔn)，一個(gè)基本單元實(shí)體結(jié)構(gòu)定義如下： ENTITY e_name IS PORT(p_name : por_m data_type; . p_namei : port_mi datd_type); END ENTITY e_name;其中，ENTITY、IS、PORT、和END ENTITY都是描述實(shí)體的關(guān)鍵詞，在實(shí)體描述中必須包含這些關(guān)鍵詞，在編譯中關(guān)鍵詞不分大小寫。VHDL源程序 LIBRARY IEEE；-庫語句申明USE IEEESTD_LOGIC_1164ALL；-程序包

9、 ENTITY sevenBCD IS實(shí)體定義 PORT(D：IN STD_LOGIC_VECTOR(3 DOWNTO 0)；-端口定義、端口模式與數(shù)據(jù)類型 S ：OUT STD_LOGIC_VECTOR(6 DOWNTO 0)； END sevenBCD； ARCHITECTURE a OF sevenBCD IS結(jié)構(gòu)體 BEGIN PROCESS (D)進(jìn)程 BEGIN3.3簡易存儲(chǔ)示波器設(shè)計(jì) 一、實(shí)驗(yàn)?zāi)康模赫莆誏PM_RAM模塊定制、調(diào)用和使用方法；熟悉A/D和D/A與FPGA接口電路設(shè)計(jì)。二、實(shí)驗(yàn)原理：ADINT是外部ADC的控制模塊，ADC負(fù)責(zé)對外部模擬信號(hào)采樣，RAM2是ADC轉(zhuǎn)換

10、數(shù)據(jù)的存儲(chǔ)器，器數(shù)據(jù)輸出Q【7.0】接外部DAC。三、實(shí)驗(yàn)任務(wù)：完成電路編輯和設(shè)計(jì)，根據(jù)電路的功能和控制信號(hào)完成時(shí)序仿真測試。 CASE D IS順序語句之CASE語句 WHEN 0000=SSSSSSSSSSS=“111111l”； END CASE； END PROCESS；END a；IEEE庫IEEE庫是被IEEE國際標(biāo)準(zhǔn)化組織認(rèn)可的，是最常用的資源庫，IEEE庫中含有的程序包及內(nèi)容說明如下： STD_LOGIC_1164：定義了STD_LOGIC、STD_LOGIC_VECTOR等常用的數(shù)據(jù)類型和函數(shù)。 NUMERIC_BIT：含有用于綜合的數(shù)值類型和算術(shù)函數(shù)。 NUMERIC_ST

11、D：定義了一組基于STD_LOGIC_1164中定義的類型的算術(shù)運(yùn)算。 STD_LOGIC_ARITH：定義了有符號(hào)和無符號(hào)數(shù)據(jù)類型及基于這些類型的算術(shù)運(yùn)算。 STD_LOGIC_SIGNED：定義了基于STD_LOGIC、STD_LOGIC_VECTOR類型的有符號(hào)運(yùn)算。程序包：程序包由常數(shù)說明、VHDL數(shù)據(jù)類型說明、元件定義、子程序四種或至少一種組成。定義程序包的語句結(jié)構(gòu)： PACKAGE 程序包名 Is 一程序包首 程序包首說明部分 END 程序包名； PACKAGE BODY 程序包名 Is - 程序包體 程序包體說明部分 END 程序包名；程序包首：程序包首的說明部分可收集多個(gè)不同V

12、HDL設(shè)計(jì)所需的公共信息，其中包括數(shù)據(jù)類型說明、信號(hào)說明、子程序說明及元件說明等。所有這些信息雖然也可以在每一個(gè)設(shè)計(jì)實(shí)體中進(jìn)行逐一單獨(dú)定義和說明結(jié)構(gòu)體表達(dá) 結(jié)構(gòu)體的一般表達(dá)如下：ARCHITECTURE arch_name OF e_name 說明語句BEGIN(功能描述語句)END ARCHITECTURE arch_name;賦值符號(hào)和數(shù)據(jù)比較符號(hào)，表達(dá)式=表示輸入端口的數(shù)據(jù)向輸出端傳輸，但也可以理解為信號(hào)向信號(hào)賦值。VHDL中要求賦值符“=”兩邊的數(shù)據(jù)類型必須一致。邏輯操作符VHDL中共有七種基本邏輯操作符，他們是AND（與）、OR(或)、NAND(與非)、NOR（或非）、XOR（異或）

13、、XNOR（同或）、和NOT(非). 邏輯操作符所要求的操作數(shù)（操作對象）的數(shù)據(jù)類型有三種即BIT、BOOLEAN 和STD_LOGIC繼而實(shí)體名： 實(shí)體表達(dá)中e-name是實(shí)體名，是標(biāo)識(shí)符，具體取名有設(shè)計(jì)者自定 。端口語句和端口信號(hào)名：描述電路的端口及其端口信號(hào)必須用端口語句PORT()引導(dǎo)，并在語句結(jié)尾處加英文分號(hào)“；”。端口模式:端口模式用來說明數(shù)據(jù)、信號(hào)通過該端口的方向。vhdl中端口模式有以下四種IN：輸入端口，定義的通道為單向只讀模式。OUT: 輸出端口，定義的通道為單向輸出模式。INOUT: 定義的通道確定為輸入輸出雙向端口。BUFFER；緩沖端口，其功能與INOUT類似。數(shù)據(jù)類

14、型：實(shí)體表達(dá)中的data_type是數(shù)據(jù)類型名。相關(guān)的數(shù)據(jù)類型名有INTEGER類型、BOOLEAN類型、STD_LOGIC類型和BIT類型等。 ELSEIF 條件句 then 順序語句 . ELSE 順序語句 END IF;WHEN_ELSE條件信號(hào)賦值語句 其表達(dá)式如下 賦值目標(biāo)=表達(dá)式 WHEN 賦值條件 ELSE 表達(dá)式 WHEN 賦值條件 ELSE. . 表達(dá)式在結(jié)構(gòu)體中的條件信號(hào)賦值語句的功能與進(jìn)程中的IF語句相同，在執(zhí)行條件信號(hào)語句時(shí)，每一“賦值條件” 是按書寫的先后關(guān)系隨項(xiàng)測定的，一旦發(fā)現(xiàn)“賦值條件=TURE”，立即將“表達(dá)式”的賦值給“賦值目標(biāo)”信號(hào)。敏感信號(hào)表 PROCES

15、S旁的（a，b，s）稱為進(jìn)程的敏感信號(hào)表，VHDL中要求在敏感信號(hào)參數(shù)表中列出本進(jìn)程的所有輸入信號(hào)名。文件名 在保存文件時(shí)，必須賦給一個(gè)正確的文件名，但文件后綴擴(kuò)展名必須是.VHD,并建議程序的文件名盡可能與該程序的實(shí)體名一致。設(shè)計(jì)庫和標(biāo)準(zhǔn)程序包 使用庫和程序包的一般定義表達(dá)式是： LIBRARY; USE .ALL; 如：LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.AL數(shù)據(jù)對象：數(shù)據(jù)對象有三類，即信號(hào)（SIGNAL）、變量（VARIABLE）和常量（CONSTANT）。上升沿檢測表式和信號(hào)屬性函數(shù)EVENT 條件語句的判斷表達(dá)式“CLKEVENT AND CL

16、K=1”是用于檢測時(shí)鐘信號(hào)CLK的上升沿的，即如果檢測到CLK的上升沿，此表達(dá)式將輸出“TURE”CASE語句 CASE語句屬于順序語句，因此必須放在進(jìn)程中使用，CASE語句的一般表達(dá)式為： CASEIS WHEN=；.; WHEN=；.; . WHEN OTHERS=; END CASE;條件語句 if語句作為一種條件語句，他根據(jù)語句中設(shè)置的一種或多種條件，有選擇的執(zhí)行指定的順序語句，IF語句的語句結(jié)構(gòu)有以下四種:(1) IF 條件句 then 順序語句 END IF;(2) IF 條件句 then 順序語句 ELSE 順序語句 END IF;(3) IF 條件句 then IF 條件句 t

17、hen . END IF; END IF;(4) IF 條件句 then 順序語句 第五章 VHDL設(shè)計(jì)技術(shù)深入在VHDL中，數(shù)據(jù)對象有三類，即信號(hào)（SIGNAL）、變量（VARIABLE）和常量（CONSTANT）。 常量 CONSTANT 常量名：數(shù)據(jù)類型：=表達(dá)式;例如 CONSTAN FBT : STD_LOGIC_VECTOR :=010110; CONSTANT DATAIN : INTEGER : =15;變量 varinble 變量名 ： 數(shù)據(jù)類型 ： = 初始值；例如 VARIABLE a : INTEGER RENGE 0TO 15; VARIABLE d : STD_LO

18、GIC : = 1;信號(hào) SIGNAL 信號(hào)名 ： 數(shù)據(jù)類型 ： = 初始值 ；時(shí)鐘信號(hào)的邊沿描述時(shí)鐘信號(hào)上升沿VHDL描述如下：IF (clk event and clk=1)或WAIT UNTIL RISING_EDGE(clk);時(shí)鐘信號(hào)下降沿VHDL描述如下：IF (clk event and clk=0)或WAIT UNTIL FALLING_EDGE(clk);清零信號(hào)(1) 同步清零 同步清零是指，當(dāng)時(shí)鐘邊沿有效且清零信號(hào)有效時(shí)，時(shí)序電路清零。同步信號(hào)清零的VHDL描述如下：PROCESS(時(shí)鐘信號(hào)名)IF (時(shí)鐘信號(hào)變化條件) THEN IF (清零信號(hào)變化條件) THEN 清

19、零語句； ELSE 順序語句； END IF；END IF；END PROCESS；(2)異步清零異步清零指的是，只要清零信號(hào)有效，時(shí)序電路就被清零，清零信號(hào)與時(shí)鐘信號(hào)無關(guān)。異步信號(hào)清零的VHDL描述如下：PROCESS(時(shí)鐘信號(hào)名)IF (清零信號(hào)變化條件) THEN 清零語句； ELSIF(時(shí)鐘信號(hào)變化條件) THEN 順序語句； END IF；END PROCESS； 固有延時(shí)：也稱慣性延時(shí)是任何電子器件都存在的一種延時(shí)特性。固有延時(shí)的主要物理機(jī)制是分布電容效應(yīng)。分布電容產(chǎn)生的因素很多。分布電容具有吸收脈沖能量的效應(yīng)。當(dāng)輸入器件的信號(hào)脈沖寬度小于器件輸入端的分布電容對應(yīng)的時(shí)間常數(shù)時(shí)?；蛘?/p>

20、說小于器件的慣性延時(shí)，即使脈沖有足夠高的電平，也無法突破數(shù)字器件的值電平實(shí)現(xiàn)信號(hào)輸出的目的，從而在輸出端不會(huì)產(chǎn)生任何變化。進(jìn)程結(jié)構(gòu)組成 ： PROCESS語句結(jié)構(gòu)是由三部分組成，即進(jìn)程說明部分、順序描述語句部分和敏感信號(hào)參數(shù)表。第六章實(shí)用狀態(tài)機(jī)設(shè)計(jì)技術(shù)狀態(tài)機(jī)及其設(shè)計(jì)技術(shù)是實(shí)用數(shù)字系統(tǒng)設(shè)計(jì)中的重要組成部分，也是實(shí)現(xiàn)效率高可靠邏輯控制的重要途徑。除了一些標(biāo)準(zhǔn)的預(yù)定義類型外，如整數(shù)類型、BOOLEAN類型、標(biāo)準(zhǔn)邏輯位類型STD_LOGIC等，VHDL還允許用戶自定義新的數(shù)據(jù)類型，由用戶定義的數(shù)據(jù)類型可以有多種，如枚舉類型（Enumeration）、整數(shù)類型（integer types）記錄類型（Re

21、cord types）、時(shí)間類型（Time types）等 自定義數(shù)據(jù)類型是用類型定義語句TYPE和子類型定義語句SUBTYPE實(shí)現(xiàn)的，TYPE語法的用法如下： TYPE 數(shù)據(jù)類型名 IS 數(shù)據(jù)類型定義 OF 基本數(shù)據(jù)類型或 type數(shù)據(jù)類型名 IS 數(shù)據(jù)類型定義一般有限狀態(tài)機(jī)的結(jié)構(gòu) 用VHDL設(shè)計(jì)的狀態(tài)機(jī)有多種形式，從狀態(tài)機(jī)的信號(hào)輸出方式上分有Mealy型和Moore型兩種狀態(tài)機(jī)；除此之外還用很多種，然而最一般最常用的狀態(tài)機(jī)通常都包含說明部分、主控時(shí)序進(jìn)程、主控組合進(jìn)程、輔助進(jìn)程等幾個(gè)部分。多進(jìn)程有限狀態(tài)為了便于說明和實(shí)驗(yàn)，以下以ADC0809為例，說明采樣控制狀態(tài)機(jī)的設(shè)計(jì)方實(shí)驗(yàn)?zāi)康模?，了

22、解使用計(jì)算機(jī)接口芯片ADC0809與PLD構(gòu)筑系統(tǒng)。2，了解ADC0809轉(zhuǎn)換時(shí)的工作時(shí)序?qū)嶒?yàn)原理實(shí)驗(yàn)說明CS、RD、WR，EOC：ADC0809的控制信號(hào)；DIN（0）-DIN（7）：轉(zhuǎn)換結(jié)果送CPLD；NINTR：轉(zhuǎn)換結(jié)束標(biāo)志；RST：系統(tǒng)復(fù)位；SELOUT（0）-SELOUT（1）：位選擇；SEGOUT（0）-SEGOUT（7）：段碼；程序： library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity adc0809 is port

23、( din:in std_logic_vector(7 downto 0); selout:out std_logic_vector(1 downto 0); segout:out std_logic_vector(7 downto 0); cp:in std_logic; rst:in std_logic; cs,wr,rd:out std_logic; nintr:in std_logic);end;architecture arth of adc0809 is type state_type is (s0,s1,s2,s3); signal state:state_type:=s0; s

24、ignal ec,nin:std_logic; signal d:std_logic_vector(7 downto 0); signal sel,count:std_logic_vector(1 downto 0); signal num:std_logic_vector(7 downto 0); signal temp:std_logic_vector(3 downto 0);beginsystemconnection:blockbegin nin=nintr; segout=num; selout=sel;end block systemconnection;statechange:bl

25、ockbegin process(cp) begin if(cpevent and cp=1) then if(count=01)then count=01; else count=count+1; end if;end if;end process; process(cp,rst) begin if rst=1 then cs=1; wr=1; rd=1; ec=0; state cs=0; wr=0; rd=1; ec=0; state cs=1; wr=1; rd=1; ec=0; if nIN=1 then state cs=0; wr=1; rd=0; ec=1; state cs=1; wr=1; rd=1; ec=0; state state=s0; end case; end if; end process;end block statechange;readdata: blockbegin process(cp) begin if cpevent and cp=1 then if ec=1 then d=din; end if; end if; end process;end block readdata;sel=01 when count=00 else 10 when c