電工電子技術(shù)-15

1、第十五章 雙穩(wěn)態(tài)觸發(fā)器和 時序邏輯電路 第一節(jié) 基本雙穩(wěn)態(tài)觸發(fā)器 第二節(jié) 鐘控雙穩(wěn)態(tài)觸發(fā)器 第三節(jié) 寄存器 第四節(jié) 計數(shù)器 第五節(jié) 集成計數(shù)器 時序邏輯電路與輸出狀態(tài)不僅與輸入變量有關(guān)，而且還與系統(tǒng)先前的狀態(tài)有關(guān)。時序邏輯電路的特點：包括組合邏輯電路和具有記憶功能的電路或反饋延遲電路。輸入、輸出之間至少有一條反饋路徑。 觸發(fā)器是時序邏輯電路的基本單元，是一種具有記憶功能的邏輯電路。能夠儲存一位二值信號。第一節(jié) 基本雙穩(wěn)態(tài)觸發(fā)器雙穩(wěn)態(tài)觸發(fā)器的特點： 具有兩個能自行保持的穩(wěn)定狀態(tài)； 根據(jù)不同的輸入信號可以置成“1”狀態(tài)或“0”狀態(tài)； 在輸入信號消失后，如果沒有新的信號輸入，能夠保持原狀態(tài)，直至下一

2、個新的信號輸入為止。 基本RS 觸發(fā)器RD SD Q 0 1 1 0 1 1 0 0Q0110兩個輸出端反相，規(guī)定Q的狀態(tài)為觸發(fā)器的狀態(tài)。即Q0，Q=1時，稱觸發(fā)器為0態(tài)，又稱復位； Q1，Q=0時，稱觸發(fā)器為1態(tài)，又稱置位。不 變*不 定RD0，SD=1 觸發(fā)器復位為0態(tài)，稱RD為復位端；RD1，SD=0 觸發(fā)器置位為1 態(tài)，稱SD為置位端。ABQSDRDQRD、SD同為1， 觸發(fā)器保持原狀態(tài)； RD、SD同為0，觸發(fā)器狀態(tài)無法確定，此情況應(yīng)避免。 與非門組成的RS觸發(fā)器為負脈沖有效。 基本RS觸發(fā)器的約束條件是 RDSD1邏輯符號QRDSDQ負脈沖有效 基本RS觸發(fā)器的優(yōu)點： 結(jié)構(gòu)簡單，具

3、有記憶功能。 基本RS觸發(fā)器的缺點： 輸出直接受輸入控制，具 有不定狀態(tài)。第二節(jié) 鐘控雙穩(wěn)態(tài)觸發(fā)器 鐘控RS 觸發(fā)器 J K 觸發(fā)器 D觸發(fā)器 TT 觸發(fā)器 觸發(fā)器邏輯功能的轉(zhuǎn)換 觸發(fā)器應(yīng)用一、鐘控RS 觸發(fā)器 為使觸發(fā)器能按要求在某一時間翻轉(zhuǎn)，外加一時鐘脈沖CP來控制。BAQQ SDRDCDCPRSR S Qn+1 0 0 0 1 1 0 1 1 10不定CP=0，CP=1，Qn C、D門 被封鎖；復位端RD、置位端SD負脈沖有效，不受CP控制 。 CP1時，觸發(fā)器才能翻轉(zhuǎn)。 CP控制觸發(fā)器的翻轉(zhuǎn)時刻，R、S控制觸發(fā)器的翻轉(zhuǎn)狀態(tài)。 鐘控RS 觸發(fā)器為正脈沖有效。邏輯符號 鐘控RS觸發(fā)器的約束

4、條件是 RS0QRDSDQS RC例：已知鐘控RS觸發(fā)器（正脈沖有效）的輸入信號RD、 R、S波形如圖，試畫出Q的波形。CPQ1234RSRD例：由鐘控RS觸發(fā)器組成的T觸發(fā)器如圖所示，可完成計數(shù)功能，試分析其邏輯功能。解：RQ 可見，CP脈沖來一個，觸發(fā)器翻轉(zhuǎn)一次，即T觸發(fā)器可記錄CP脈沖個數(shù)。 要求CP脈沖寬度要小于觸發(fā)器翻轉(zhuǎn)所需時間，否則在一個CP作用期間，觸發(fā)器可能翻轉(zhuǎn)多次，即“空翻”。QRDSDQSRC 鐘控RS觸發(fā)器的CP對觸發(fā)器 的控制是在一個時間間隔內(nèi)，而不是 控制在某一時刻。二、主從型J K 觸發(fā)器QQRDSDCPC主觸發(fā)器JKSSRRC從觸發(fā)器 主從型J K 觸發(fā)器由主觸發(fā)

5、器和從觸發(fā)器組成，主觸發(fā)器和從觸發(fā)器時鐘信號反相. 當CP上升沿 到來時，主觸發(fā)器發(fā)生翻轉(zhuǎn)，當CP下降沿 到來時，從觸發(fā)器翻轉(zhuǎn)，從而保證在一個CP周期中，觸發(fā)器的輸出只改變一次。 顯然，輸出狀態(tài)在CP下降沿到達時改變。因此，這種觸發(fā)器為下降沿觸發(fā)。J K Qn+1 0 0 0 1 1 0 1 1 01Qn Qn QQRDSDC主觸發(fā)器JKSSRRC從觸發(fā)器復位端RD、置位端SD負脈沖有效，不受CP控制 。 主從型J K 觸發(fā)器將觸發(fā)器的翻轉(zhuǎn)控制在CP下降沿這一時刻。 主從型J K 觸發(fā)器無不定狀態(tài)，組成計數(shù)電路，可克服空翻。 主從型J K 觸發(fā)器存在一次翻轉(zhuǎn)的問題。即主觸發(fā)器在CP1 期間只能

6、翻轉(zhuǎn)一次，要求J、K 狀態(tài)在CP1期間不能變化。邏輯符號負脈沖有效下降沿觸發(fā)QRDSDQJKC例：已知JK觸發(fā)器（下降沿觸發(fā)）的輸入信號J、K 波形如圖，試畫出Q的波形（Q初始狀態(tài)為0）。CPQ1234JK三、D觸發(fā)器&1&4&3&2CPDQQDDDSDRD置1阻塞線置0阻塞線置0維持線置1維持線&6&5D Qn+1 0 1 01 D觸發(fā)器僅在CP前沿到達時翻轉(zhuǎn)，是邊沿觸發(fā)器。 D CPSDRDQQ邏輯符號 D 觸發(fā)器無不定狀態(tài)；克服空翻、一次翻轉(zhuǎn)現(xiàn)象。Q例：試畫出D觸發(fā)器的輸出波形（Qn=0）。CPD123 D觸發(fā)器的輸出狀態(tài)僅取決于CP上升 沿到達時刻輸入的狀態(tài)。 四、TT 觸發(fā)器 T觸發(fā)

7、器 CPSDRDQQ T 觸發(fā)器 CP TSDRDQQT Qn+1 0 Qn 1 五、觸發(fā)器邏輯功能的轉(zhuǎn)換 JK D 觸發(fā)器 JK T 觸發(fā)器CPJQKDD J K Qn+1 0 0 1 0 1 1 0 1CPJQKTT J K Qn+1 0 0 0 Qn 1 1 1 Qn D T觸發(fā)器DQC D JK 觸發(fā)器J K D Qn+1 0 0 0 1 1 0 1 1 01Qn Qn 01Qn Qn DQC&K J例：已知各觸發(fā)器的初態(tài)均為0，A、B、C 波形如圖，試畫出Q波形。JQCP1ABCK11CPABC B C K 0 0 1A B C J0 1 0 1 0 1 1 11 0 1 11 1

8、0 1 1 1 1 1JKQ第三節(jié) 寄存器 數(shù)碼寄存器 移位寄存器一、數(shù)碼寄存器 寄存器是用于存放各種數(shù)碼和指令的時序電路。由N個觸發(fā)器組成的寄存器，能存儲N位二進制代碼。 按功能分為數(shù)碼寄存器和移位寄存器。 數(shù)碼寄存器寄存數(shù)碼時是從存入端同時存入，取出時又同時從取出端取出，所以又稱為并行輸入并行輸出寄存器。1011清零寄存取出0000101101001011二、移位寄存器 移位寄存器按移位方向不同又分為左移、右移和雙向移位三種。110100111101 74LS194 四位雙向移位寄存器 74LS164 八位串入并出移位 寄存器 74LS395四位移位寄存器常用寄存器集成電路第四節(jié) 計數(shù)器

9、異步二進制計數(shù)器 同步二進制計數(shù)器 十進制計數(shù)器 計數(shù)器是統(tǒng)計輸入脈沖個數(shù)的邏輯部件。除用于直接計數(shù)外，還可以用于定時、分頻、產(chǎn)生節(jié)拍脈沖以及進行數(shù)字運算等等。按計數(shù)功能分類加法計數(shù)器減法計數(shù)器可逆計數(shù)器按數(shù)制分類二進制計數(shù)器二十進制計數(shù)器按觸發(fā)器翻轉(zhuǎn)次序分類同步式計數(shù)器異步式計數(shù)器一、異步二進制計數(shù)器 異步二進制加法計數(shù)器F1JQCPKQ0Q2F0JQKF2JQKQ10012345670計數(shù)順序等效十進制數(shù)Q2 Q1 Q0 0 00010 1 011111 0000011100 0 011J0K01J1K11J2K21CP1Q0CP2Q112345678 狀態(tài)表CP 時序圖12345678Q

10、2Q0Q1 若CP的頻率為f0，則Q0、Q1、 Q2的頻率分別為f02， f04， f08。所以計數(shù)器有分頻作用。 一個觸發(fā)器可表示一位二進制數(shù)，N個觸發(fā)器可表示N位二進制數(shù)，構(gòu)成N位二進制計數(shù)器，也可稱為2N進制計數(shù)器。可計（2N1）個脈沖，實現(xiàn)2N分頻。如：四觸發(fā)器構(gòu)成的計數(shù)器，稱為2N16進制計數(shù)器?？捎?5個脈沖，實現(xiàn)16分頻。 D觸發(fā)器構(gòu)成的異步二進制加法計數(shù)器F1QCPDQ0Q2F0QDF2QDQ1 異步二進制減法計數(shù)器F1JQCPKQ0Q2F0JQKF2JQKQ1J0K01J1K11J2K21CP1Q0CP2Q10076543210計數(shù)順序等效十進制數(shù)Q2 Q1 Q0 101 1

11、 1101 00 1010 00 00010 0 0112345678 后端觸發(fā)器的CP引自前端的Q,故前端觸發(fā)器由 01時，后端才發(fā)生翻轉(zhuǎn)。101 狀態(tài)表 時序圖CP12345678Q2Q0Q1思考題：若用D觸發(fā)器組成異步二進制減法計數(shù)器，應(yīng)如何連接二、同步二進制計數(shù)器F1JQCPKQ0Q2F0JQKF2JQKQ1J0K01J1K1Q0J2K2 Q0 Q1翻轉(zhuǎn)條件：Q01，F(xiàn)1翻轉(zhuǎn)Q0 Q1 1，F(xiàn)2翻轉(zhuǎn) 觸發(fā)器在滿足翻轉(zhuǎn)條件的情況下，CP脈沖到來時可同時翻轉(zhuǎn)，其速度比異步式快。三、十進制計數(shù)器F1JQCPKQ0Q2F0JQKF2JQKQ1Q3F3JQK 異步十進制計數(shù)器J0K01J2K21

12、J1 Q3 K11J3 Q2 Q1 K31CP1 CP3 Q0CP2Q100 0 0000 0 1 010 10 1 110 1 0000 01 100 0 0 01112345678 狀態(tài)表910010111 0 0 0000CP Q3 Q2 Q1 Q0 J3=Q2Q1 J2=K2=1 J1=Q3 J0= K0=1 K3 = 1 K1=1 CP1 CP3 Q0CP2Q101111111111111111111111111111111111111111111111111111111111110000011001111111100CP 時序圖Q2Q0Q112345678910Q3 同步十進制計數(shù)

13、器F1JQCPKQ0Q2F0JQKF2JQKQ1Q3F3JQKJ0K01J2K2 Q0 Q1J1 Q0 Q3 K1Q0J3 Q2 Q1 Q0 K31例：在圖示電路中，試列出狀態(tài)表，并分析其邏輯功能。（原狀態(tài)000）F1JQ1CPKF0JQ0KF2JQ2KJ1 Q0圖示電路為同步計數(shù)器K0Q1J0 Q1 Q2J2 Q0 Q1K1Q2K2Q10011 010010 0 0111234500CPQ2 Q1 Q0 J2 K2 J1 K1 J0 K0 01100001100000010011100111100010 06 狀態(tài)表010100000電路為同步六進制計數(shù)器例：在圖示電路中，試列出狀態(tài)表，并分

14、析其邏輯功能（原狀態(tài)000）F1JQCPKQ0Q2F0JQKF2JQKQ1J1K11J2Q0Q1 K21J0 Q2 K01CP0 CP2 CPCP1Q0圖示電路為異步計數(shù)器CPQ2 Q1 Q0 J2 K2 J1 K1 J0 K0 狀態(tài)表0001 0100 0 0111234010111111111111111111110010111100 00050電路為異步五進制加法計數(shù)器第五節(jié) 集成計數(shù)器 T4293 T4290 T4293（二八十六進制計數(shù)器）RDJQCP0KQ1Q2RDJQKRDJQKQ0RDJQKCP1&R01R02Q3R01 R02 Q3 Q2 Q1 Q0 1 1 0 0 0 0

15、0 計數(shù) 0 計數(shù)CP0、CP1為時鐘輸入端，R01、 R02為復位端，當R01 R0211時，計數(shù)器清零。GNDQ1123414131211+5V1098567T4293R01Q2R02Q0Q3CP0CP1八進制二進制十六進制例：用T4293分別接成五、九進制計數(shù)器。 當用N進制計數(shù)器來完成M進制計數(shù)功能時(NM)，將輸出端信號反饋到復位端，強迫計數(shù)器在順序計數(shù)過程中越過(NM)個狀態(tài)。五進制選用CP1為輸入，Q3Q1為輸出。000001010 011 000 100 101Q3接R01，Q1接R02Q3 Q2 Q1101，R01 R021，復位 Q3 Q2 Q1 Q0 T4293 CP1

16、R02 R01 CP0九進制 00001000計數(shù)至1001，復位 選用CP0為輸入， Q3Q0為輸出。Q3接R02，Q0接R01、CP1， Q3 Q011，R01 R021，復位 Q3 Q2 Q1 Q0 T4293 CP1 R02 R01 CP0 T4290（二五十進制計數(shù)器）GNDQ1123414131211+5V1098567T4290R01Q2R02Q0Q3CP0CP1S91S92 CP0、CP1為時鐘輸入端，R01、 R02為復位端，S91、S92為置9端。 當R01R0211時，計數(shù)器清零；當S91S92 11時，計數(shù)器置9。脈沖由CP0輸入，Q0輸出，為二進制；脈沖由CP1輸入，Q3 Q1輸出，為五進制；脈沖由CP0輸入，Q3 Q0輸出， CP1與Q0相接，為十進制。常用計數(shù)器集成電路（TTL） 74LS160同步十進制計數(shù)器 74LS161同步二進制計數(shù)器 74LS190同步可逆十進制計數(shù)器 74LS293異步四位