可編程邏輯器件課件

1、第八章 可編程邏輯器件 8.3 可編程陣列邏輯(PAL)8.4 通用陣列邏輯(GAL)8.5 高密度PLD8.7 現(xiàn)場可編程門陣列（FPGA）8.1 概述8.2 現(xiàn)場可編程邏輯陣列(FPLA)10/11/20221第八章 可編程邏輯器件 8.3 可編程陣列邏輯(PAL)8.1 概述目前集成電路分為通用型和專用型兩大類。通用集成電路：如前面講過的SSI，MSI，CPU等。特點：1. 可實現(xiàn)預(yù)定制的邏輯功能，但功能相對簡單；2. 構(gòu)成復(fù)雜系統(tǒng)時，功耗大、可靠性差，靈活性差。專用型集成電路（ASIC）分為定制型和半定制型。（一）定制型：由用戶提出功能，交工廠生產(chǎn)。其特點是1. 體積小、功耗低、可靠性

2、高,2. 批量小時成本高，設(shè)計制造周期長。3. 用戶不可編程。一、數(shù)字集成電路按邏輯功能分類10/11/202228.1 概述目前集成電路分為通用型和專用型兩大類。通用集成（二）半定制型：是廠家作為通用產(chǎn)品生產(chǎn)，而邏輯功能由用戶自行編程設(shè)計的ASIC芯片,如可編程邏輯器件（PLD）。其特點是：1. 用戶可編程，可加密，因此使用方便；2. 組成的系統(tǒng)體積小，功耗低，可靠性高，集成度高；3. 適合批量生產(chǎn)。二、電子設(shè)計自動化（EDAElectronic Design Automation）簡介1. PLD是實現(xiàn)電子設(shè)計自動化的硬件基礎(chǔ)； 10/11/20223（二）半定制型：是廠家作為通用產(chǎn)品生產(chǎn)

3、，而邏輯功能由用戶自行基于芯片的設(shè)計方法可編程器件芯 片 設(shè) 計電路板的設(shè)計電 子 系 統(tǒng)傳統(tǒng)電子系統(tǒng)設(shè)計方法固定功能元件電路板的設(shè)計電 子 系 統(tǒng)EDA是“基于芯片的設(shè)計方法”：傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計方法是“固定功能集成塊+連線”，見圖。當(dāng)然，僅有硬件還不夠，還要有EDA軟件。本章只介紹硬件。10/11/20224基于芯片的設(shè)計方法可編程器件芯 片 設(shè) 計電路板的設(shè)計電 2.基于PLD設(shè)計流程 基于可編程邏輯器件設(shè)計分為三個步驟：設(shè)計輸入、設(shè)計實現(xiàn)、編程。其設(shè)計流程如下圖。器 件 編 程功能仿真設(shè)計輸入 原理圖 硬件描述語言設(shè)計實現(xiàn) 優(yōu)化 合并、映射 布局、布線器件測試時序仿真設(shè)計實現(xiàn)：生成下載

4、所需的各種文件。器件編程：即“下載”和“配置”，即將編程數(shù)據(jù)放到具體的可編程器件中。10/11/202252.基于PLD設(shè)計流程 基于可編程邏輯器件設(shè)計分為3.用PLD設(shè)計數(shù)字系統(tǒng)的特點采用PLD設(shè)計數(shù)字系統(tǒng)和中小規(guī)模相比具有如下特點： （1） 減小系統(tǒng)體積：單片PLD有很高的密度，可容納中小規(guī)模集成電路的幾片到十幾片。（低密度PLD小于700門/片，高密度PLD每片達(dá)數(shù)萬門，最高達(dá)25萬門）。 （2） 增強(qiáng)邏輯設(shè)計的靈活性：使用PLD器件設(shè)計的系統(tǒng)，可以不受標(biāo)準(zhǔn)系列器件在邏輯功能上的限制；用戶可隨時修改。 （3）縮短設(shè)計周期：由于可完全由用戶編程，用PLD設(shè)計一個系統(tǒng)所需時間比傳統(tǒng)方式大為縮

5、短； （4）用PLD與或兩級結(jié)構(gòu)實現(xiàn)任何邏輯功能，比用中小規(guī)模器件所需的邏輯級數(shù)少。這不僅簡化了系統(tǒng)設(shè)計，而且減少了級間延遲，提高了系統(tǒng)的處理速度；10/11/202263.用PLD設(shè)計數(shù)字系統(tǒng)的特點采用PLD設(shè)計數(shù)字系統(tǒng)和中小規(guī) （7）系統(tǒng)具有加密功能：多數(shù)PLD器件，如GAL或高密度可編程邏輯器件，本身具有加密功能。設(shè)計者在設(shè)計時選中加密項，可編程邏輯器件就被加密。器件的邏輯功能無法被讀出，有效地防止電路被抄襲。 （5）由于PLD集成度高，測試與裝配的量大大減少。PLD可多次編程，這就使多次改變邏輯設(shè)計簡單易行，從而有效地降低了成本； （6）提高系統(tǒng)的可靠性：用PLD器件設(shè)計的系統(tǒng)減少了芯

6、片數(shù)量和印制板面積，減少相互間的連線，增加了平均壽命, 提高抗干擾能力，從而增加了系統(tǒng)的可靠性；10/11/20227 （7）系統(tǒng)具有加密功能：多數(shù)PLD器件，如GAPLD是70年代發(fā)展起來的新型邏輯器件，相繼出現(xiàn)了PROM、FPLA、PAL、GAL、EPLD 和 FPGA及iSP 等。前四種屬于低密度PLD，后三種屬高密度PLD。1.PLD的基本結(jié)構(gòu)與門陣列或門陣列乘積項和項輸入電路輸入信號互補(bǔ)輸入輸出電路輸出函數(shù)反饋輸入信號它們組成結(jié)構(gòu)基本相似：三、PLD概述10/11/20228PLD是70年代發(fā)展起來的新型邏輯器件，相繼出現(xiàn)了PROM、ABCDF2F2=B+C+DABCDF12.PLD

7、的邏輯符號表示方法1） 輸入緩沖器表示方法AAA2） 與門和或門的表示方法F1=ABC10/11/20229ABCDF2F2=B+C+DABCDF12.PLD的邏輯符號下圖列出了連接的三種特殊情況:輸入全編程，輸出為0。也可簡單地在對應(yīng)的與門中畫叉，因此E=D=0。乘積項與任何輸入信號都沒有接通，相當(dāng)與門輸出為1。10/11/202210下圖列出了連接的三種特殊情況:輸入全編程，輸出為0。也可簡單PLD中用的邏輯圖符號10/11/202211PLD中用的邏輯圖符號10/10/202211 下圖給出最簡單的PROM電路圖，右圖是左圖的簡化形式。實現(xiàn)的函數(shù)為：10/11/202212 下圖給出最簡

8、單的PROM電路圖，右圖是左圖的簡3.PLD的結(jié)構(gòu)類型（1）與固定、或編程：PROM（2）與或全編程：FPLA（3）與編程、或固定：PAL、GAL、EPLD、FPGA1） 與固定、或編程：（PROM）PLD基本結(jié)構(gòu)大致相同，根據(jù)與或陣列是否可編程分為三類：ABCBCA0 0 00 0 10 1 01 1 110/11/2022133.PLD的結(jié)構(gòu)類型（1）與固定、或編程：PROM（2）與或2） 與、或全編程： 代表器件是FPLA（Field Programmable Logic Array）3）與編程、或固定： 代表器件PAL（Programmable Array Logic） 和GAL（Ge

9、neric Array Logic） 、EPLD、FPGA （Field Programmable Gate Array ）。 在這種結(jié)構(gòu)中，與陣列可編程，或陣列中每個或門所連接的乘積項是固定的，見下頁圖。其中EPLD和FPGA的結(jié)構(gòu)還要復(fù)雜得多，我們將在后面介紹。10/11/2022142） 與、或全編程： 代表器件是FPLA（Fie 每個交叉點都可編程。O1 O1為兩個乘積項之和。與陣列可編程，或陣列不可編程的PLD。10/11/202215 每個交叉點都可編程。O1 O14.PLD的分類（按集成度分類）可編程邏輯器件PLD LDPLD （低密度 PLD）HDPLD （高密度PLD）EPL

10、DFPGAiSPPROMFPLAPALGAL10/11/2022164.PLD的分類（按集成度分類）可編程邏輯器件PLD LDP組合電路和時序電路結(jié)構(gòu)的通用形式A0An-1W0W(2n-1)D0Dm8.2 現(xiàn)場可編程邏輯陣列（FPLA）10/11/202217組合電路和時序電路結(jié)構(gòu)的通用形式A0An-1W0D08.2組合電路和時序電路結(jié)構(gòu)的通用形式10/11/202218組合電路和時序電路結(jié)構(gòu)的通用形式10/10/2022188.3 可編程陣列邏輯器件（PAL）8.3.1 PAL的基本結(jié)構(gòu) PAL是由可編程的與陣列、固定的或陣列和輸出電路三部分組成。有些PAL器件中，輸出電路包含觸發(fā)器和從 觸

11、發(fā)器輸出端到與陣列的反饋線，便于實現(xiàn)時序邏輯電路。同一型號的PAL器件的輸入、輸出端個數(shù)固定。含一個可編程的與陣列邏輯和一個固定的或陣列邏輯10/11/2022198.3 可編程陣列邏輯器件（PAL）8.3.1 PAL的基W0 W1 W2 W3A0A1+Y0Y1Y2Y3PAL 與陣列可編程、或陣列固定FPLA 與、或陣列均可編程W0 W1 W2 W3A0A1+Y0Y1Y2Y310/11/202220W0 W1 W2 W3A1. 專用輸出結(jié)構(gòu)II8.3.2 PAL的幾種輸出電路結(jié)構(gòu)和反饋形式 這種結(jié)構(gòu)的輸出端只能作輸出用，不能作輸入用。因電路中不含觸發(fā)器，所以只能實現(xiàn)組合邏輯電路。輸出端可以是或

12、門、或非門，或者互補(bǔ)輸出結(jié)構(gòu)。 目前常用的產(chǎn)品有 PAL10H8(10輸入，8輸出，高電平輸出有效)、PAL10L8、 PAL16C1(16輸入，1輸出，互補(bǔ)型輸出)等。10/11/2022211. 專用輸出結(jié)構(gòu)II8.3.2 PAL的幾種輸出電路用途：產(chǎn)生組合邏輯電路1. 專用輸出結(jié)構(gòu)10/11/202222用途：產(chǎn)生組合邏輯電路1. 專用輸出結(jié)構(gòu)10/10/202全加器10/11/202223全加器10/10/2022232. 可編程I/O輸出結(jié)構(gòu)用途：組合邏輯電路，有三態(tài)控制可實現(xiàn)總線連接可將輸出作輸入用10/11/2022242. 可編程I/O輸出結(jié)構(gòu)用途：組合邏輯電路，10/10/2

13、 這種結(jié)構(gòu)的或門輸出經(jīng)過三態(tài)輸出緩沖器，可直接送往輸出，也可再經(jīng)互補(bǔ)輸出的緩沖器反饋到與陣列輸入。即它既可作為輸出用，也可作為輸入用。用于實現(xiàn)復(fù)雜的組合邏輯電路。目前常用的產(chǎn)品有 PAL16L8、PAL20L10等。 在有些可編程I/O結(jié)構(gòu)的PAL器件中，在與或邏輯陣列的輸出和三態(tài)緩沖器之間還設(shè)置有可編程的異或門。通過對異或門一個可編程輸入端的編程可以控制輸出的極性。10/11/202225 這種結(jié)構(gòu)的或門輸出經(jīng)過三態(tài)輸出緩沖器，可直接送往輸出3. 寄存器型輸出結(jié)構(gòu)：也稱作時序結(jié)構(gòu)，如下圖所示。用途：產(chǎn)生時序邏輯電路10/11/2022263. 寄存器型輸出結(jié)構(gòu)：也稱作時序結(jié)構(gòu)，如下圖所示。用

14、途：產(chǎn)4. 帶異或門的寄存器型輸出結(jié)構(gòu)：目前常用的產(chǎn)品有 PAL20X4、PAL20X8(X表示異或輸出型)等。時序邏輯電路還可便于對“與-或”輸出求反10/11/2022274. 帶異或門的寄存器型輸出結(jié)構(gòu)：目前常用的產(chǎn)品有 PAL25. 運算選通反饋輸出結(jié)構(gòu)：時序邏輯電路可產(chǎn)生A、B的十六種算術(shù)、邏輯運算10/11/2022285. 運算選通反饋輸出結(jié)構(gòu)：時序邏輯電路10/10/2022 PAL器件產(chǎn)品型號說明(1) 生產(chǎn)廠家對PAL器件的命名，前面一般還有廠家的標(biāo)志；(2) 代表制造工藝：空白代表TTL，C代表CMOS;(3) 代表PAL器件的最大陣列輸入數(shù)；(4) 代表輸出電路類型（見

15、另頁）。(5) 代表最大的組合輸出端數(shù)目或最大的寄存器數(shù)目。(6) 表示器件功耗級別、速度等級，封裝形式等信息。10/11/202229 PAL器件產(chǎn)品型號說明(1) 生產(chǎn)廠家對PAL器件的命名，10/11/20223010/10/2022308.3.3 PAL的應(yīng)用舉例【例8.3.1】 用PAL器件設(shè)計一個數(shù)值判別電路。要求判斷4位二進(jìn)制數(shù)DCBA的大小屬于05、610、1115三個區(qū)間的哪一個之內(nèi)。解：設(shè)Y0=1 表示DCBA的數(shù)值在 0-5之間；設(shè)Y1=1 表示DCBA的數(shù)值在 6-10之間；設(shè)Y2=1 表示DCBA的數(shù)值在 11-15之間；則可列真值表如下：10/11/2022318.

16、3.3 PAL的應(yīng)用舉例【例8.3.1】 用PAL輸 入輸 出DCBAY0 Y1 Y20000 1 0 00001 1 0 00010 1 0 00011 1 0 00100 1 0 00101 1 0 00110 0 1 001110 1 0輸 入輸 出DCBAY0 Y1 Y210000 1 010010 1 010100 1 010110 0 111000 0 111010 0 111100 0 111110 0 1寫出表達(dá)式：10/11/202232輸 入輸 出DCBAY0 Y1 Y20000 卡諾圖化簡： 這是一組具有四輸入變量，三輸出端的組合邏輯函數(shù)。用PAL器件實現(xiàn)，應(yīng)選四個以上輸

17、入端，三個以上輸出端的器件，且至少有一個輸出含有三個以上的乘積項。所以可選擇PAL14H4。然后按表達(dá)式進(jìn)行編程即可。圖見8.3.10Y0Y1Y21 1 1 1 1 11 1 1 11 11 1110/11/202233卡諾圖化簡： 這是一組具有四輸入變量，三輸出端 采用E2CMOS工藝和靈活的輸出結(jié)構(gòu)，有電擦除、可反復(fù)編程的特性。 與PAL相比，GAL的輸出結(jié)構(gòu)配置了可以任意組態(tài)的輸出邏輯宏單元OLMC（Output Logic Macro Cell）。因此，同一型號的GAL器件可滿足多種不同的需要。一、電路結(jié)構(gòu)形式可編程“與”陣列 + 固定“或”陣列 + 可編程輸出電路OLMC8.4 通用

18、陣列邏輯（GAL）10/11/202234 采用E2CMOS工藝和靈活的輸出結(jié)構(gòu)，有電擦除GAL和PAL在結(jié)構(gòu)上的區(qū)別見下圖：10/11/202235GAL和PAL在結(jié)構(gòu)上的區(qū)別見下圖：10/10/202235邏輯圖； 引腳圖 GAL16V8邏輯圖及引腳圖10/11/202236GAL16V8邏輯圖及引腳圖10/10/202236二 、GAL輸出邏輯宏單元OLMC的組成 輸出邏輯宏單元OLMC 由或門、異或門、D觸發(fā)器、多路選擇器MUX、時鐘控制、使能控制和編程元件等組成，如下圖：10/11/202237二 、GAL輸出邏輯宏單元OLMC的組成 輸出1個或門1個異或門1個D觸發(fā)器功能：將與陣列

19、的乘積項進(jìn)行邏輯或，然后送到異或門A與極性控制信號XOR(n)異或。當(dāng)XOR（n）=1時，異或門對A反；XOR（n）=0時，異或門輸出為A。如XOR（16）=1，表示第16號引腳輸出信號的極性是高有效。存儲異或門的輸出信息。只要有一個OLMC設(shè)置成寄存器輸出組態(tài)，則1號腳就是CP時鐘信號。10/11/2022381個或門1個異或門1個D觸發(fā)器功能：將與陣列的乘積項進(jìn)行邏輯4個多路開關(guān)結(jié)構(gòu)控制字結(jié)構(gòu)控制字產(chǎn)生對多路開關(guān)的地址控制信號10/11/2022394個多路開關(guān)結(jié)構(gòu)控制字結(jié)構(gòu)控制字產(chǎn)生對多路開關(guān)的地址控制信號乘積項選擇器(2選1)輸出選擇器(2選1)三態(tài)選擇器(4選1)反饋選擇器(4選1)

20、10/11/202240乘積項選擇器(2選1)輸出選擇器(2選1)三態(tài)選擇器(4選1三 、輸出邏輯宏單元OLMC組態(tài) 輸出邏輯宏單元由對AC1(n) 和AC0進(jìn)行編程決定PTMUX、TSMUX、OMUX和FMUX的輸出，共有5種基本組態(tài)： 專用輸入組態(tài)、專用輸出組態(tài)、復(fù)合輸入/輸出組態(tài)、寄存器組態(tài)和寄存器組合I/O組態(tài)。8個宏單元可以處于相同的組態(tài)，或者有選擇地處于不同組態(tài)。(1) 專用輸入組態(tài) ：如下圖所示：此時AC1(n)1，AC00，使TSMUX輸出為0，三態(tài)輸出緩沖器的輸出呈現(xiàn)高電阻，本單元輸出功能被禁止。I/O可以作為輸入端，提供給相鄰的邏輯宏單元。本級輸入信號卻來自另一相鄰宏單元。

21、10/11/202241三 、輸出邏輯宏單元OLMC組態(tài) 輸出邏輯宏單(2) 專用組合輸出組態(tài)【AC0=0，AC1(n)0】：如下圖所示：FMUX選擇接地,本單元和相鄰單元的反饋信號均被阻斷PTMUX選擇1，第一與項送入或門OMUX選擇0，跨過DFFTSMUX選擇VCC10/11/202242(2) 專用組合輸出組態(tài)【AC0=0，AC1(n)0】：如FMUX選中DFF的Q端(3) 寄存器組態(tài)：當(dāng)AC1(n)0，AC01時，如下圖所示。CLK、OE作為時鐘和輸出緩沖器的使能信號，是器件的公共端（TSMUX選中OE端）OMUX選中1端，DFF的Q端輸出10/11/202243FMUX選中DFF的Q

22、端(3) 寄存器組態(tài)：當(dāng)AC1(n)（4）反饋組合輸出組態(tài)：AC0=AC1(n)=1,且SYN=12.輸出信號反饋到與陣列。（5）時序電路中的組合輸出AC0=AC1(n)，且SYN=0 這時其他OLMC中至少有一個工作在寄存器組態(tài)，而該OLMC作為組合電路使用。與（4）不同在于CLK和OE端作為公共信號使用。和專用輸出組態(tài)比，有兩點不同：1.三態(tài)門使能端接第一與項；GAL的輸入，輸出電路和特性留給同學(xué)自學(xué)。10/11/202244（4）反饋組合輸出組態(tài)：AC0=AC1(n)=1,且SYN=（一）優(yōu)點： GAL是繼PAL之后具有較高性能的PLD，和PAL相比，具有以下優(yōu)點：(1) 有較高的通用性

23、和靈活性：它的每個邏輯宏單元可以根據(jù)需要任意組態(tài)，既可實現(xiàn)組合電路，又可實現(xiàn)時序電路。(2) 利用率高：GAL采用電可擦除CMOS技術(shù)，可以用電壓信號擦除并可重新編程。因此，可反復(fù)使用。(3) 高性能的E2COMS工藝：使GAL的高速度、低功耗，編程數(shù)據(jù)可保存20年以上。四、GAL的特點10/11/202245（一）優(yōu)點： GAL是繼PAL之后具有較高性能的PLD，和P（二）GAL器件的缺點(1)時鐘必須共用；(2)或的乘積項最多只有8個；(3)GAL器件的規(guī)模小,達(dá)不到在單片內(nèi)集成一個數(shù)字系統(tǒng)的要求；(4)盡管GAL器件有加密的功能，但隨著解密技術(shù)的發(fā)展，對于這種陣列規(guī)模小的可編程邏輯器件解

24、密已不是難題。 EPLD、FPGA等高密度可編程邏輯器件出現(xiàn)后，上述缺點都得到克服。10/11/202246（二）GAL器件的缺點(1)時鐘必須共用；(2)或的乘積項最1. EPLD（Erasable Programmable Logic Device）。分為兩類：一類是紫外線可擦除的EPLD（采用UVEPROM工藝），另一類是電可擦除EPLD（采用E2PROM工藝）。2. EPLD采用COMS工藝，屬高密度可編程邏輯器件HDPLD（集成度大于1000門/片），芯片規(guī)模已達(dá)上萬等效邏輯門?？梢詫崿F(xiàn)功能相當(dāng)復(fù)雜的數(shù)字系統(tǒng)。3. 速度高(2ns)、功耗低（電流在數(shù)十毫安以下），抗干擾能力強(qiáng)。一、E

25、PLD的特點8.5 可擦除可編程程邏輯器件（EPLD）10/11/2022471. EPLD（Erasable ProgrammablEPLD的結(jié)構(gòu)特點相當(dāng)于“與-或”陣列（PAL）+ OLMC采用EPROM工藝集成度提高 10/11/202248EPLD的結(jié)構(gòu)特點10/10/2022484. 具有在系統(tǒng)編程能力，不用編程器，使用方便，可靠性高。5. 與GAL相比，從結(jié)構(gòu)上增加了：異步時鐘、異步清除功能。可實現(xiàn)異步時序電路。乘積項共享功能,每個宏單元可多達(dá)32個乘積項，輸出級多種使能控制，而且三態(tài)輸出使能控制比GAL要豐富。10/11/2022494. 具有在系統(tǒng)編程能力，不用編程器，使用方便

26、，可靠性高。5 EPLD采用EPROM工藝。與GAL相比，大量增加了OLMC的數(shù)目，并且增加了對OLMC中寄存器的異步復(fù)位和異步置位功能，因此其OLMC使用更靈活。缺點內(nèi)部互連性較差。 CPLD采用E2PROM工藝。與EPLD相比，增加了內(nèi)部連線，對邏輯宏單元和I/O單元均作了重大改進(jìn)。10/11/202250 EPLD采用EPROM工藝。與GAL相比，大量增加了CPLD的宏單元在內(nèi)部，稱為內(nèi)部邏輯宏單元， EPLD與GAL相似，其邏輯宏單元和I/O做在一起， 因此稱為輸出邏輯宏單元。8.6 復(fù)雜可編程邏輯器件（CPLD）1、基于半導(dǎo)體物理結(jié)構(gòu)，所以斷電后編程信息能保存。2、編程升壓電路集成在

27、PLD內(nèi)部，所以器件可以在目標(biāo)系統(tǒng)上編程（ISP），不需要編程器。3、信號的傳輸延時可預(yù)測，可控制。10/11/202251CPLD的宏單元在內(nèi)部，稱為內(nèi)部邏輯宏單元， EPLD與GA8.7 現(xiàn)場可編程門陣列FPGA1. 基本結(jié)構(gòu)1) IOB2) CLB3)互連資源10/11/2022528.7 現(xiàn)場可編程門陣列FPGA1. 基本結(jié)構(gòu)1) IOB11)IOB可以設(shè)置為輸入/輸出；輸入時可設(shè)置為：同步（經(jīng)觸發(fā)器） 異步（不經(jīng)觸發(fā)器）10/11/2022531)IOB可以設(shè)置為輸入/輸出；10/10/2022532. CLB本身包含了組合電路和觸發(fā)器，可構(gòu)成小的時序電路將許多CLB組合起來，可形成大系統(tǒng)2) CLB10/11/2022542. CLB本身包含了組合電路和觸發(fā)器，可構(gòu)成小的時序電路23) 互連資源10/11/2022553) 互連資源10/10/2022552. 編程數(shù)據(jù)的裝載數(shù)據(jù)可先放在EPROM或PC機(jī)中通電后，自行啟動FPGA內(nèi)部的一個時序控制邏輯電路，將在EPROM中存放的數(shù)據(jù)讀入FPGA的SRAM中“裝載”結(jié)束后，進(jìn)入編程設(shè)定的工作狀態(tài)！每次停電后，SRAM中數(shù)據(jù)消失下次工作仍需重新裝載10/11/2022562. 編程數(shù)據(jù)的裝載數(shù)據(jù)可先放在EPROM或PC機(jī)中！每次（一）SRAM