數字電子技術教案2

數字電子技術第3章時序邏輯電路學習要點：觸發(fā)器的邏輯功能及使用時序電路的分析方法和設計方法計數器、寄存器等中規(guī)模集成電路的邏輯功能和使用方法第3章時序邏輯電路3.1觸發(fā)器3.2時序邏輯電路的分析與設計方法3.3計數器3.4寄存器3.5順序脈沖發(fā)生器3.6隨機存取存儲器(ROM)退出3.1觸發(fā)器3.1.1基本RS觸發(fā)器3.1.2同步觸發(fā)器3.1.3主從觸發(fā)器退出3.1.4邊沿觸發(fā)器3.1.5不同類型觸發(fā)器間的轉換觸發(fā)器是構成時序邏輯電路的基本邏輯部件。它有兩個穩(wěn)定的狀態(tài)：0狀態(tài)和1狀態(tài)；在不同的輸入情況下，它可以被置成0狀態(tài)或1狀態(tài)；當輸入信號消失后，所置成的狀態(tài)能夠保持不變。所以，觸發(fā)器可以記憶1位二值信號。根據邏輯功能的不同，觸發(fā)器可以分為RS觸發(fā)器、D觸發(fā)器、JK觸發(fā)器、T和T′觸發(fā)器；按照結構形式的不同，又可分為基本RS觸發(fā)器、同步觸發(fā)器、主從觸發(fā)器和邊沿觸發(fā)器。3.1.1基本RS觸發(fā)器電路組成和邏輯符號信號輸入端，低電平有效。信號輸出端，Q=0、Q=1的狀態(tài)稱0狀態(tài)，Q=1、Q=0的狀態(tài)稱1狀態(tài)，工作原理RSQ10011

00①R=0、S=1時：由于R=0，不論原來Q為0還是1，都有Q=1；再由S=1、Q=1可得Q＝0。即不論觸發(fā)器原來處于什么狀態(tài)都將變成0狀態(tài)，這種情況稱將觸發(fā)器置0或復位。R端稱為觸發(fā)器的置0端或復位端。0110RSQ100②R=1、S=0時：由于S=0，不論原來Q為0還是1，都有Q=1；再由R=1、Q=1可得Q＝0。即不論觸發(fā)器原來處于什么狀態(tài)都將變成1狀態(tài)，這種情況稱將觸發(fā)器置1或置位。S端稱為觸發(fā)器的置1端或置位端。0

111110③R=1、S=1時：根據與非門的邏輯功能不難推知，觸發(fā)器保持原有狀態(tài)不變，即原來的狀態(tài)被觸發(fā)器存儲起來，這體現了觸發(fā)器具有記憶能力。RSQ1000111

1不變100011RSQ10001111不變0

0不定？④R=0、S=0時：Q=Q=1，不符合觸發(fā)器的邏輯關系。并且由于與非門延遲時間不可能完全相等，在兩輸入端的0同時撤除后，將不能確定觸發(fā)器是處于1狀態(tài)還是0狀態(tài)。所以觸發(fā)器不允許出現這種情況，這就是基本RS觸發(fā)器的約束條件。特性表（真真值表）現態(tài)：觸發(fā)發(fā)器接收輸輸入信號之之前的狀態(tài)態(tài)，也就是是觸發(fā)器原原來的穩(wěn)定定狀態(tài)。次態(tài)：觸發(fā)發(fā)器接收輸輸入信號之之后所處的的新的穩(wěn)定定狀態(tài)。次態(tài)Qn+1的卡諾圖特性方程觸發(fā)器的特特性方程就就是觸發(fā)器器次態(tài)Qn+1與輸入及現現態(tài)Qn之間的邏輯輯關系式狀態(tài)圖描述觸發(fā)器器的狀態(tài)轉轉換關系及及轉換條件件的圖形稱稱為狀態(tài)圖圖01×1/1×/10/01/①當觸發(fā)器處在0狀態(tài)，即Qn=0時，若輸入信號＝01或11，觸發(fā)器仍為0狀態(tài)；RS②當觸發(fā)器處在1狀態(tài)，即Qn=1時，若輸入信號＝10或11，觸發(fā)器仍為1狀態(tài)；RSRS若＝10，觸發(fā)器就會翻轉成為1狀態(tài)。RS若＝01，觸發(fā)器就會翻轉成為0狀態(tài)。波形圖反映觸發(fā)器器輸入信號號取值和狀狀態(tài)之間對對應關系的的圖形稱為為波形圖RSQQ置1置0置1置1置1保持不允許基本RS觸發(fā)器的特特點（1）觸發(fā)器的的次態(tài)不僅僅與輸入信信號狀態(tài)有有關，而且且與觸發(fā)器器的現態(tài)有有關。（2）電路具有有兩個穩(wěn)定定狀態(tài)，在在無外來觸觸發(fā)信號作作用時，電電路將保持持原狀態(tài)不不變。（3）在外加觸觸發(fā)信號有有效時，電電路可以觸觸發(fā)翻轉，，實現置0或置1。（4）在穩(wěn)定狀狀態(tài)下兩個個輸出端的的狀態(tài)和必必須是互補補關系，即即有約束條條件。在數字電路路中，凡根根據輸入信信號R、S情況的不同同，具有置置0、置1和保持功能能的電路，，都稱為RS觸發(fā)器。集成基本RS觸發(fā)器EN＝1時工作EN＝0時禁止1S2S3.1.2同步觸發(fā)器器1、同步RS觸發(fā)器RSCP＝0時，R=S=1，觸發(fā)器保持原來狀態(tài)不變。CP＝1時，工作情情況與基本本RS觸發(fā)器相同同。特性表特性方程CP=1期間有效主要特點波形圖（1）時鐘電平平控制。在在CP＝1期間接收輸輸入信號，，CP＝0時狀態(tài)保持持不變，與與基本RS觸發(fā)器相比比，對觸發(fā)發(fā)器狀態(tài)的的轉變增加加了時間控控制。（2）R、S之間有約束束。不能允允許出現R和S同時為1的情況，否否則會使觸觸發(fā)器處于于不確定的的狀態(tài)。不變不變不變不變不變不變置1置0置1置0不變2、同步JK觸發(fā)器CP=1期間有效將S=JQn、R=KQn代入同步RS觸發(fā)器的特性方程，得同步JK觸發(fā)器的特性方程：特性表JK=00時不變JK=01時置0JK=10時置1JK=11時翻轉狀態(tài)圖波形圖在數字電路中中，凡在CP時鐘脈沖控制制下，根據輸輸入信號J、K情況的不同，，具有置0、置1、保持和翻轉轉功能的電路路，都稱為JK觸發(fā)器。3、同步D觸發(fā)器（D鎖存器）CP=1期間有效將S=D、R=D代入同步RS觸發(fā)器的特性方程，得同步D觸發(fā)器的特性方程：狀態(tài)圖波形圖在數字電路中中，凡在CP時鐘脈沖控制制下，根據輸輸入信號D情況的不同，，具有置0、置1功能的電路，，都稱為D觸發(fā)器。集成同步D觸發(fā)器CP1、2CP3、4POL＝1時，CP＝1有效，鎖存的內容是CP下降沿時刻D的值；POL＝0時，CP＝0有效，鎖存的內容是CP上升沿時刻D的值。3.1.3主從觸發(fā)器1、主從RS觸發(fā)器工作原理（1）接收輸入信號過程CP=1期間：主觸發(fā)器控制門G7、G8打開，接收輸入信號R、S，有：

從觸發(fā)器控制門G3、G4封鎖，其狀態(tài)保持不變。1001（2）輸出信號過程CP下降沿到來時，主觸發(fā)器控制門G7、G8封鎖，在CP=1期間接收的內容被存儲起來。同時，從觸發(fā)器控制門G3、G4被打開，主觸發(fā)器將其接收的內容送入從觸發(fā)器，輸出端隨之改變狀態(tài)。在CP=0期間，由于主觸發(fā)器保持狀態(tài)不變，因此受其控制的從觸發(fā)器的狀態(tài)也即Q、Q的值當然不可能改變。CP下降沿到來時有效特性方程邏輯符號電路特點主從RS觸發(fā)器采用主主從控制結構構，從根本上上解決了輸入入信號直接控控制的問題，，具有CP＝1期間接收輸入入信號，CP下降沿到來時時觸發(fā)翻轉的的特點。但其其仍然存在著著約束問題，，即在CP＝1期間，輸入信信號R和S不能同時為1。2、主從JK觸發(fā)器代入主從RS觸發(fā)器的特性性方程，即可可得到主從JK觸發(fā)器的特性性方程：將主從JK觸發(fā)器沒有約約束。特性表時序圖電路特點邏輯符號①主從JK觸發(fā)器采用主主從控制結構構，從根本上上解決了輸入入信號直接控控制的問題，，具有CP＝1期間接收輸入入信號，CP下降沿到來時時觸發(fā)翻轉的的特點。②輸入信號J、K之間沒有約束束。③存在一次變化化問題。帶清零端和預預置端的主從從JK觸發(fā)器RD=0，直接置001111001SD=0，直接置110001111帶清零端和預預置端的主從從JK觸發(fā)器的邏輯輯符號集成主從JK觸發(fā)器低電平有效低電平有效CP下降沿觸發(fā)與輸入主從JK觸發(fā)器的邏輯輯符號主從JK觸發(fā)器功能完完善，并且輸輸入信號J、K之間沒有約束束。但主從JK觸發(fā)器還存在在著一次變化化問題，即主主從JK觸發(fā)器中的主主觸發(fā)器，在在CP＝1期間其狀態(tài)能能且只能變化化一次，這種種變化可以是是J、K變化引起，也也可以是干擾擾脈沖引起，，因此其抗干干擾能力尚需需進一步提高高。3.1.4邊沿觸發(fā)器1、邊沿D觸發(fā)器工作原理（1）CP＝0時，門G7、G8被封鎖，門G3、G4打開，從觸發(fā)器的狀態(tài)取決于主觸發(fā)器Q=Qm、Q=Qm，輸入信號D不起作用。（2）CP＝1時，門G7、G8打開，門G3、G4被封鎖，從觸發(fā)器狀態(tài)不變，主觸發(fā)器的狀態(tài)跟隨輸入信號D的變化而變化，即在CP＝1期間始終都有Qm=D。下降沿時刻有效（3）CP下降沿到來時，封鎖門G7、G8，打開門G3、G4，主觸發(fā)器鎖存CP下降時刻D的值，即Qm=D，隨后將該值送入從觸發(fā)器，使Q=D、Q=D。（4）CP下降沿過后，主觸發(fā)器鎖存的CP下降沿時刻D的值被保存下來，而從觸發(fā)器的狀態(tài)也將保持不變。綜上所述，邊沿D觸發(fā)器的特性方程為：邊沿D觸發(fā)器沒有一一次變化問題題。邏輯符號集成邊沿D觸發(fā)器注意：CC4013的異步輸入端端RD和SD為高電平有效效。CP上升沿觸發(fā)2、邊沿JK觸發(fā)器CP下降沿時刻有有效邊沿JK觸發(fā)器的邏輯輯符號邊沿JK觸發(fā)器的特點點①邊沿觸發(fā)，，無一次變化化問題。②功能齊全，，使用方便靈靈活。③抗干擾能力力極強，工作作速度很高。。集成邊沿JK觸發(fā)器①74LS112為CP下降沿觸發(fā)。。②CC4027為CP上升沿觸發(fā)，，且其異步輸輸入端RD和SD為高電平有效效。注意3.1.5不同類型觸發(fā)發(fā)器之間的轉轉換轉換步驟：（1）寫出已有觸觸發(fā)器和待求求觸發(fā)器的特特性方程。（2）變換待求觸觸發(fā)器的特性性方程，使之之形式與已有有觸發(fā)器的特特性方程一致致。（3）比較已有和和待求觸發(fā)器器的特性方程程，根據兩個個方程相等的的原則求出轉轉換邏輯。（4）根據轉換邏邏輯畫出邏輯輯電路圖。轉換方法：利用令已有觸觸發(fā)器和待求求觸發(fā)器的特特性方程相等等的原則，求求出轉換邏輯輯。1、將JK觸發(fā)器轉換為為RS、D、T和T＇觸發(fā)器JK觸發(fā)器→RS觸發(fā)器RS觸發(fā)器特性方方程變換RS觸發(fā)器的特性性方程，使之之形式與JK觸發(fā)器的特性性方程一致：：比較，得：電路圖JK觸發(fā)器→D觸發(fā)器寫出D觸發(fā)器的特性性方程，并進進行變換，使使之形式與JK觸發(fā)器的特性性方程一致：：與JK觸發(fā)器的特性性方程比較，，得：電路圖JK觸發(fā)器→T觸發(fā)器在數字電路中中，凡在CP時鐘脈沖控制制下，根據輸輸入信號T取值的不同，，具有保持和和翻轉功能的的電路，即當當T＝0時能保持狀態(tài)態(tài)不變，T＝1時一定翻轉的的電路，都稱稱為T觸發(fā)器。特性表邏輯符號T觸發(fā)器特性方方程：與JK觸發(fā)器的特性性方程比較，，得：電路圖狀態(tài)圖時序圖JK觸發(fā)器→T＇觸發(fā)器在數字電路中中，凡每來一一個時鐘脈沖沖就翻轉一次次的電路，都都稱為T＇觸發(fā)器。特性表邏輯符號T＇觸發(fā)器特性方方程：與JK觸發(fā)器的特性性方程比較，，得：電路圖變換T＇觸發(fā)器的特性性方程：狀態(tài)圖時序圖2、將D觸發(fā)器轉換為為JK、T和T＇觸發(fā)器D觸發(fā)器→JK觸發(fā)器D觸發(fā)器→T觸發(fā)器D觸發(fā)器→T＇觸發(fā)器本節(jié)小結：

觸發(fā)器是數字電路的極其重要的基本單元。觸發(fā)器有兩個穩(wěn)定狀態(tài)，在外界信號作用下，可以從一個穩(wěn)態(tài)轉變?yōu)榱硪粋€穩(wěn)態(tài)；無外界信號作用時狀態(tài)保持不變。因此，觸發(fā)器可以作為二進制存儲單元使用。觸發(fā)器的邏輯功能可以用真值表、卡諾圖、特性方程、狀態(tài)圖和波形圖等5種方式來描述。觸發(fā)器的特性方程是表示其邏輯功能的重要邏輯函數，在分析和設計時序電路時常用來作為判斷電路狀態(tài)轉換的依據。各種不同邏輯功能的觸發(fā)器的特性方程為：RS觸發(fā)器：Qn+1=S+RQn，其約束條件為：RS＝0JK觸發(fā)器：Qn+1=JQn+KQnD觸發(fā)器：Qn+1=DT觸發(fā)器：Qn+1=TQn+TQnT＇觸發(fā)器：Qn+1=Qn同一種功能的觸發(fā)器，可以用不同的電路結構形式來實現；反過來，同一種電路結構形式，可以構成具有不同功能的各種類型觸發(fā)器。3.2時序邏輯電路路的分析與設設計方法3.2.1時序邏輯電路路概述退出3.2.2時序邏輯電路路的分析方法法3.2.3時序邏輯電路路的設計方法法3.2.1時序邏輯電路路概述1、時序電路的的特點時序電路在任任何時刻的穩(wěn)穩(wěn)定輸出，不不僅與該時刻刻的輸入信號號有關，而且且還與電路原原來的狀態(tài)有有關。2、時序電路邏邏輯功能的表表示方法時序電路的邏邏輯功能可用用邏輯表達式式、狀態(tài)表、、卡諾圖、狀狀態(tài)圖、時序序圖和邏輯圖圖6種方式表示，，這些表示方方法在本質上上是相同的，，可以互相轉轉換。邏輯表達式有有：輸出方程狀態(tài)方程激勵方程3、時序電路的的分類（1）根據時鐘鐘分類同步時序電路路中，各個觸觸發(fā)器的時鐘鐘脈沖相同，，即電路中有有一個統(tǒng)一的的時鐘脈沖，，每來一個時時鐘脈沖，電電路的狀態(tài)只只改變一次。。異步時序電路路中，各個觸觸發(fā)器的時鐘鐘脈沖不同，，即電路中沒沒有統(tǒng)一的時時鐘脈沖來控控制電路狀態(tài)態(tài)的變化，電電路狀態(tài)改變變時，電路中中要更新狀態(tài)態(tài)的觸發(fā)器的的翻轉有先有有后，是異步步進行的。（2）根據輸出分類類米利型時序電電路的輸出不不僅與現態(tài)有有關，而且還還決定于電路路當前的輸入入。穆爾型時序電電路的其輸出出僅決定于電電路的現態(tài)，，與電路當前前的輸入無關關；或者根本本就不存在獨獨立設置的輸輸出，而以電電路的狀態(tài)直直接作為輸出出。電路圖時鐘方程、驅驅動方程和輸輸出方程狀態(tài)方程狀態(tài)圖、狀態(tài)態(tài)表或時序圖圖判斷電路邏輯輯功能12353.2.2時序邏輯電路路的分析方法法時序電路的分分析步驟：計算4例時鐘方程：輸出方程：輸出僅與電路路現態(tài)有關，，為穆爾型時時序電路。同步時序電路路的時鐘方程程可省去不寫寫。驅動方程：1寫方程式2求狀態(tài)方程JK觸發(fā)器的特性性方程：將各觸發(fā)器的的驅動方程代代入，即得電電路的狀態(tài)方方程：3計算、列狀態(tài)態(tài)表000001010011100101110111001011101111000010100110000011004畫狀態(tài)圖、時時序圖狀態(tài)圖5電路功能時序圖有效循環(huán)的6個狀態(tài)分別是是0～5這6個十進制數字字的格雷碼，，并且在時鐘鐘脈沖CP的作用下，這這6個狀態(tài)是按遞遞增規(guī)律變化化的，即：000→001→011→111→→110→100→000→…所以這是一個個用格雷碼表表示的六進制制同步加法計計數器。當對對第6個脈沖計數時時，計數器又又重新從000開始計數，并并產生輸出Y＝1。例輸出方程：輸出與輸入有有關，為米利利型時序電路路。同步時序電路路，時鐘方程程省去。驅動方程：1寫方程式2求狀態(tài)方程T觸發(fā)器的特性性方程：將各觸發(fā)器的的驅動方程代代入，即得電電路的狀態(tài)方方程：3計算、列狀態(tài)態(tài)表45電路功能由狀態(tài)圖可以以看出，當輸輸入X＝0時，在時鐘脈脈沖CP的作用下，電電路的4個狀態(tài)按遞增增規(guī)律循環(huán)變變化，即：00→01→→10→11→00→……當X＝1時，在時鐘脈脈沖CP的作用下，電電路的4個狀態(tài)按遞減減規(guī)律循環(huán)變變化，即：00→11→→10→01→00→……可見，該電路路既具有遞增增計數功能，，又具有遞減減計數功能，，是一個2位二進制同步步可逆計數器器。畫狀態(tài)圖時序序圖例電路沒有單獨獨的輸出，為為穆爾型時序序電路。異步時序電路路，時鐘方程程：驅動方程：1寫方程式2求狀態(tài)方程D觸發(fā)器的特性性方程：將各觸發(fā)器的的驅動方程代代入，即得電電路的狀態(tài)方方程：3計算、列狀態(tài)態(tài)表45電路功能由狀態(tài)圖可以以看出，在時時鐘脈沖CP的作用下，電電路的8個狀態(tài)按遞減減規(guī)律循環(huán)變變化，即：000→111→110→101→→100→011→010→001→000→→…電路具有遞減減計數功能，，是一個3位二進制異步步減法計數器器。畫狀態(tài)圖、時時序圖設計要求原始狀態(tài)圖最簡狀態(tài)圖畫電路圖檢查電路能否否自啟動12463.2.3時序邏輯電路路的設計方法法時序電路的設設計步驟：選觸發(fā)器，求求時鐘、輸出出、狀態(tài)、驅驅動方程5狀態(tài)分配3化簡例1建立原始狀態(tài)態(tài)圖設計一個按自自然態(tài)序變化化的7進制同步加法法計數器，計計數規(guī)則為逢逢七進益，產產生一個進位位輸出。狀態(tài)化簡2狀態(tài)分配3已經最簡。已是二進制狀狀態(tài)。4選觸發(fā)器，求求時鐘、輸出出、狀態(tài)、驅驅動方程因需用3位二進制代碼碼，選用3個CP下降沿觸發(fā)的的JK觸發(fā)器，分別別用FF0、FF1、FF2表示。由于要求采用用同步方案，，故時鐘方程程為：輸出方程：狀態(tài)方程不化簡，以便便使之與JK觸發(fā)器的特性性方程的形式式一致。比較，得驅動動方程：電路圖圖5檢查電電路能能否自自啟動動6將無效效狀態(tài)態(tài)111代入狀狀態(tài)方方程計計算：：可見111的次態(tài)態(tài)為有有效狀狀態(tài)000，電路路能夠夠自啟啟動。。設計一一個串串行數數據檢檢測電電路，，當連連續(xù)輸輸入3個或3個以上上1時，電電路的的輸出出為1，其它它情況況下輸輸出為為0。例如如：輸入X101100111011110輸入Y000000001000110例1建立原原始狀狀態(tài)圖圖S0S1S2S3設電路路開始始處于于初始始狀態(tài)態(tài)為S0。第一次次輸入入1時，由由狀態(tài)態(tài)S0轉入狀狀態(tài)S1，并輸出出0；1/0X/Y若繼續(xù)續(xù)輸入入1，由狀狀態(tài)S1轉入狀狀態(tài)S2，并輸出出0；1/0如果仍仍接著著輸入入1，由狀狀態(tài)S2轉入狀狀態(tài)S3，并輸出出1；1/1此后若若繼續(xù)續(xù)輸入入1，電路路仍停停留在在狀態(tài)態(tài)S3，并輸出出1。1/1電路無無論處處在什什么狀狀態(tài)，，只要要輸入入0，都應應回到到初始始狀態(tài)態(tài)，并并輸出出0，以便便重新新計數數。0/00/00/00/0原始狀狀態(tài)圖圖中，，凡是是在輸輸入相相同時時，輸輸出相相同、、要轉轉換到到的次次態(tài)也也相同同的狀狀態(tài)，，稱為為等價價狀態(tài)態(tài)。狀狀態(tài)化化簡就就是將將多個個等價價狀態(tài)態(tài)合并并成一一個狀狀態(tài)，，把多多余的的狀態(tài)態(tài)都去去掉，，從而而得到到最簡簡的狀狀態(tài)圖圖。狀態(tài)化化簡2狀態(tài)分分配3所得原原始狀狀態(tài)圖圖中，，狀態(tài)態(tài)S2和S3等價。。因為為它們們在輸輸入為為1時輸出出都為為1，且都都轉換換到次次態(tài)S3；在輸入入為0時輸出出都為為0，且都都轉換換到次次態(tài)S0。所以它它們可可以合合并為為一個個狀態(tài)態(tài)，合合并后后的狀狀態(tài)用用S2表示。。S0=00S1=01S2=104選觸發(fā)發(fā)器，，求時時鐘、、輸出出、狀狀態(tài)、、驅動動方程程選用2個CP下降沿沿觸發(fā)發(fā)的JK觸發(fā)器器，分分別用用FF0、FF1表示。。采用用同步步方案案，即即?。海狠敵龇椒匠虪顟B(tài)方方程比較，，得驅驅動方方程：：電路圖圖5檢查電電路能能否自自啟動動6將無效效狀態(tài)態(tài)11代入輸輸出方方程和和狀態(tài)態(tài)方程程計算算：電路能能夠自自啟動動。例設計一一個異異步時時序電電路，，要求求如右右圖所所示狀狀態(tài)圖圖。4選觸發(fā)發(fā)器，，求時時鐘、、輸出出、狀狀態(tài)、、驅動動方程程選用3個CP上升沿沿觸發(fā)發(fā)的D觸發(fā)器器，分分別用用FF0、FF1、FF2表示。。輸出方方程次態(tài)卡卡諾圖圖時鐘方方程：：FF0每輸入入一個個CP翻轉一一次，，只能能選CP。選擇時時鐘脈脈沖的的一個個基本本原則則：在在滿足足翻轉轉要求求的條條件下下，觸觸發(fā)沿沿越少少越好好。FF1在t2、t4時刻翻轉，可選Q0。FF2在t4、t6時刻翻轉，可選Q0。電路圖圖5檢查電電路能能否自自啟動動6將無效效狀態(tài)態(tài)110、111代入輸輸出方方程和和狀態(tài)態(tài)方程程計算算：電路能能夠自自啟動動。特性方方程：：本節(jié)小結：：時序電路的的特點是：：在任何時時刻的輸出出不僅和輸輸入有關，，而且還決決定于電路路原來的狀狀態(tài)。為了了記憶電路路的狀態(tài)，，時序電路路必須包含含有存儲電電路。存儲儲電路通常常以觸發(fā)器器為基本單單元電路構構成。時序電路可可分為同步步時序電路路和異步時時序電路兩兩類。它們們的主要區(qū)區(qū)別是，前前者的所有有觸發(fā)器受受同一時鐘鐘脈沖控制制，而后者者的各觸發(fā)發(fā)器則受不不同的脈沖沖源控制。。時序電路的的邏輯功能能可用邏輯輯圖、狀態(tài)態(tài)方程、狀狀態(tài)表、卡卡諾圖、狀狀態(tài)圖和時時序圖等6種方法來描描述，它們們在本質上上是相通的的，可以互互相轉換。。時序電路的的分析，就就是由邏輯輯圖到狀態(tài)態(tài)圖的轉換換；而時序序電路的設設計，在畫畫出狀態(tài)圖圖后，其余余就是由狀狀態(tài)圖到邏邏輯圖的轉轉換。3.3計數器3.3.1二進制計數數器退出3.3.2十進制計數數器3.3.3N進制計數器器在數字電路路中，能夠夠記憶輸入入脈沖個數數的電路稱稱為計數器器。計數器二進制計數數器十進制計數數器N進制計數器器加法計數器器同步計數器器異步計數器器減法計數器器可逆計數器器加法計數器器減法計數器器可逆計數器器二進制計數數器十進制計數數器N進制計數器器·······3.3.1二進制計數數器1、二進制同同步計數器器3位二進制同同步加法計計數器選用3個CP下降沿觸發(fā)發(fā)的JK觸發(fā)器，分分別用FF0、FF1、FF2表示。狀態(tài)圖輸出方程：：時鐘方程：：時序圖FF0每輸入一個個時鐘脈沖沖翻轉一次次FF1在Q0=1時，在下一一個CP觸發(fā)沿到來來時翻轉。。FF2在Q0=Q1=1時，在下一一個CP觸發(fā)沿到來來時翻轉。。電路圖由于沒有無無效狀態(tài)，，電路能自自啟動。推廣到n位二進制同同步加法計計數器驅動方程輸出方程3位二進制同同步減法計計數器選用3個CP下降沿觸發(fā)發(fā)的JK觸發(fā)器，分分別用FF0、FF1、FF2表示。狀態(tài)圖輸出方程：：時鐘方程：：時序圖FF0每輸入一個個時鐘脈沖沖翻轉一次次FF1在Q0=0時，在下一一個CP觸發(fā)沿到來來時翻轉。。FF2在Q0=Q1=0時，在下一一個CP觸發(fā)沿到來來時翻轉。。電路圖由于沒有無無效狀態(tài)，，電路能自自啟動。推廣到n位二進制同同步減法計計數器驅動方程輸出方程3位二進制同同步可逆計計數器設用U/D表示加減控制信號，且U/D＝0時作加計數，U/D＝1時作減計數，則把二進制同步加法計數器的驅動方程和U/D相與，把減法計數器的驅動方程和U/D相與，再把二者相加，便可得到二進制同步可逆計數器的驅動方程。輸出方程電路圖4位集成二進進制同步加加法計數器器74LS161/163①CR=0時異步清零。②CR=1、LD=0時同步置數。③CR=LD=1且CPT=CPP=1時，按照4位自然二進制碼進行同步二進制計數。④CR=LD=1且CPT·CPP=0時，計數器狀態(tài)保持不變。74LS163的引腳排列列和74LS161相同，不同同之處是74LS163采用同步清清零方式。。雙4位集成二進進制同步加加法計數器器CC4520①CR=1時，異步清清零。②CR=0、EN=1時，在CP脈沖上升沿沿作用下進進行加法計計數。③CR=0、CP=0時，在EN脈沖下降沿沿作用下進進行加法計計數。④CR=0、EN=0或CR=0、CP=1時，計數器器狀態(tài)保持持不變。4位集成二進進制同步可可逆計數器器74LS191U/D是加減計數控制端；CT是使能端；LD是異步置數控制端；D0～D3是并行數據輸入端；Q0～Q3是計數器狀態(tài)輸出端；CO/BO是進位借位信號輸出端；RC是多個芯片級聯時級間串行計數使能端，CT＝0，CO/BO＝1時，RC＝CP，由RC端產生的輸出進位脈沖的波形與輸入計數脈沖的波形相同。4位集成二進進制同步可可逆計數器器74LS193CR是異步清零端，高電平有效；LD是異步置數端，低電平有效；CPU是加法計數脈沖輸入端；CPD是減法計數脈沖輸入端；D0～D3是并行數據輸入端；Q0～Q3是計數器狀態(tài)輸出端；CO是進位脈沖輸出端；BO是借位脈沖輸出端；多個74LS193級聯時，只要把低位的CO端、BO端分別與高位的CPU、CPD連接起來，各個芯片的CR端連接在一起，LD端連接在一起，就可以了。2、二進制異異步計數器器3位二進制異異步加法計計數器狀態(tài)圖選用3個CP下降沿觸發(fā)發(fā)的JK觸發(fā)器，分分別用FF0、FF1、FF2表示。輸出方程：：時鐘方程：：時序圖FF0每輸入一個個時鐘脈沖沖翻轉一次次，FF1在Q0由1變0時翻轉，FF2在Q1由1變0時翻轉。3個JK觸發(fā)器都是是在需要翻翻轉時就有有下降沿，，不需要翻翻轉時沒有有下降沿，，所以3個觸發(fā)器都都應接成T＇型。驅動方程：：電路圖3位二進制異異步減法計計數器狀態(tài)圖選用3個CP下降沿觸發(fā)發(fā)的JK觸發(fā)器，分分別用FF0、FF1、FF2表示。輸出方程：：時鐘方程：：時序圖FF0每輸入一個個時鐘脈沖沖翻轉一次次，FF1在Q0由0變1時翻轉，FF2在Q1由0變1時翻轉。3個JK觸發(fā)器都是是在需要翻翻轉時就有有下降沿，，不需要翻翻轉時沒有有下降沿，，所以3個觸發(fā)器都都應接成T＇型。驅動方程：：電路圖二進制異步步計數器級級間連接規(guī)規(guī)律4位集成二進進制異步加加法計數器器74LS197①CR=0時異步清零。②CR=1、CT/LD=0時異步置數。③CR=CT/LD=1時，異步加法計數。若將輸入時鐘脈沖CP加在CP0端、把Q0與CP1連接起來，則構成4位二進制即16進制異步加法計數器。若將CP加在CP1端，則構成3位二進制即8進制計數器，FF0不工作。如果只將CP加在CP0端，CP1接0或1，則形成1位二進制即二進制計數器。選用4個CP下降沿觸發(fā)發(fā)的JK觸發(fā)器，分分別用FF0、FF1、FF2、FF3表示。3.3.2十進制計數數器1、十進制同同步計數器器狀態(tài)圖輸出方程：：時鐘方程：：十進制同步步加法計數數器狀態(tài)方程電路圖比較，得驅驅動方程：：將無效狀態(tài)態(tài)1010～1111分別代入狀狀態(tài)方程進進行計算，，可以驗證證在CP脈沖作用下下都能回到到有效狀態(tài)態(tài)，電路能能夠自啟動動。十進制同步步減法計數數器選用4個CP下降沿觸發(fā)發(fā)的JK觸發(fā)器，分分別用FF0、FF1、FF2、FF3表示。狀態(tài)圖輸出方程：：時鐘方程：：狀態(tài)方程次態(tài)卡諾圖圖比較，得驅驅動方程：：將無效狀態(tài)態(tài)1010～1111分別代入狀狀態(tài)方程進進行計算，，可以驗證證在CP脈沖作用下下都能回到到有效狀態(tài)態(tài)，電路能能夠自啟動動。電路圖十進制同步步可逆計數數器集成十進制制同步計數數器集成十進進制同步步加法計計數器74160、74162的引腳排排列圖、、邏輯功功能示意意圖與74161、74163相同，不不同的是是，74160和74162是十進制制同步加加法計數數器，而而74161和74163是4位二進制制（16進制）同同步加法法計數器器。此外外，74160和74162的區(qū)別是是，74160采用的是是異步清清零方式式，而74162采用的是是同步清清零方式式。74190是單時鐘鐘集成十十進制同同步可逆逆計數器器，其引引腳排列列圖和邏邏輯功能能示意圖圖與74191相同。74192是雙時鐘鐘集成十十進制同同步可逆逆計數器器，其引引腳排列列圖和邏邏輯功能能示意圖圖與74193相同。把前面介紹的十進制加法計數器和十進制減法計數器用與或門組合起來，并用U/D作為加減控制信號，即可獲得十進制同步可逆計數器。選用4個CP上升沿觸觸發(fā)的D觸發(fā)器，，分別用用FF0、FF1、FF2、FF3表示。2、十進制制異步計計數器狀態(tài)圖輸出方程程：十進制異異步加法法計數器器時序圖時鐘方程程FF0每輸入一一個CP翻轉一次次，只能能選CP。選擇時鐘鐘脈沖的的一個基基本原則則：在滿滿足翻轉轉要求的的條件下下，觸發(fā)發(fā)沿越少少越好。。FF1在t2、t4、t6、t8時刻翻轉，可選Q0。FF2在t4、t8時刻翻轉，可選Q1。FF3在t8、t10時刻翻轉，可選Q0。狀態(tài)方程程比較，得得驅動方方程：電路圖將無效狀狀態(tài)1010～1111分別代入入狀態(tài)方方程進行行計算，，可以驗驗證在CP脈沖作用用下都能能回到有有效狀態(tài)態(tài)，電路路能夠自自啟動。。十進制異異步減法法計數器器選用4個CP上升沿觸觸發(fā)的JK觸發(fā)器，，分別用用FF0、FF1、FF2、FF3表示。狀態(tài)圖輸出方程程：時序圖時鐘方程程FF0每輸入一一個CP翻轉一次次，只能能選CP。選擇時鐘鐘脈沖的的一個基基本原則則：在滿滿足翻轉轉要求的的條件下下，觸發(fā)發(fā)沿越少少越好。。FF1在t2、t4、t6、t8時刻翻轉，可選Q0。FF2在t4、t8時刻翻轉，可選Q1。FF3在t8、t10時刻翻轉，可選Q0。狀態(tài)方程程比較，得得驅動方方程：電路圖將無效狀狀態(tài)1010～1111分別代入入狀態(tài)方方程進行行計算，，可以驗驗證在CP脈沖作用用下都能能回到有有效狀態(tài)態(tài)，電路路能夠自自啟動。。集成十進進制異步步計數器器74LS903.3.3N進制計數數器1、用同步步清零端端或置數數端歸零零構成N進置計數數器2、用異步步清零端端或置數數端歸零零構成N進置計數數器（1）寫出狀狀態(tài)SN-1的二進制制代碼。。（2）求歸零零邏輯，，即求同同步清零零端或置置數控制制端信號號的邏輯輯表達式式。（3）畫連線線圖。（1）寫出狀狀態(tài)SN的二進制制代碼。。（2）求歸零零邏輯，，即求異異步清零零端或置置數控制制端信號號的邏輯輯表達式式。（3）畫連線線圖。利用集成成計數器器的清零零端和置置數端實實現歸零零，從而而構成按按自然態(tài)態(tài)序進行行計數的的N進制計數數器的方方法。在前面介介紹的集集成計數數器中，，清零、、置數均均采用同同步方式式的有74LS163；均采用異異步方式式的有74LS193、74LS197、74LS192；清零采用用異步方方式、置置數采用用同步方方式的有有74LS161、74LS160；有的只具具有異步步清零功功能，如如CC4520、74LS190、74LS191；74LS90則具有異異步清零零和異步步置9功能。用74LS163來構成一一個十二二進制計計數器。。（1）寫出狀狀態(tài)SN-1的二進制制代碼。。（3）畫連線線圖。SN-1＝S12-1＝S11＝1011（2）求歸零邏邏輯。例D0～D3可隨意處處理D0～D3必須都接接0用74LS197來構成一一個十二二進制計計數器。。（1）寫出狀狀態(tài)SN的二進制制代碼。。（3）畫連線線圖。SN＝S12＝1100（2）求歸零邏邏輯。例D0～D3可隨意處處理D0～D3必須都接接0用74LS161來構成一一個十二二進制計計數器。。SN＝S12＝1100例D0～D3可隨意處處理D0～D3必須都接接0SN-1＝S11＝10113、提高歸歸零可靠靠性的方方法4、計數器器容量的的擴展異步計數數器一般般沒有專專門的進進位信號號輸出端端，通常?？梢杂糜帽炯壍牡母呶惠斴敵鲂盘柼栻寗酉孪乱患売嬘嫈灯饔嬘嫈担醇床捎么羞M位位方式來來擴展容容量。100進制計數數器60進制計數數器64進制計數數器同步計數數器有進進位或借借位輸出出端，可可以選擇擇合適的的進位或或借位輸輸出信號號來驅動動下一級級計數器器計數。。同步計計數器級級聯的方方式有兩兩種，一一種級間間采用串串行進位位方式，，即異步步方式，，這種方方式是將將低位計計數器的的進位輸輸出直接接作為高高位計數數器的時時鐘脈沖沖，異步步方式的的速度較較慢。另另一種級級間采用用并行進進位方式式，即同同步方式式，這種種方式一一般是把把各計數數器的CP端連在一一起接統(tǒng)統(tǒng)一的時時鐘脈沖沖，而低低位計數數器的進進位輸出出送高位位計數器器的計數數控制端端。12位二進制制計數器器（慢速速計數方方式）12位二進制制計數器器（快速速計數方方式）在此種接接線方式式中，只只要片1的各位輸輸出都為為1，一旦片片0的各位輸輸出都為為1，片2立即可以以接收進進位信號號進行計計數，不不會像基基本接法法中那樣樣，需要要經歷片片1的傳輸延延遲，所所以工作作速度較較高。這這種接線線方式的的工作速速度與計計數器的的位數無無關。本節(jié)小結結：計數器是是一種應應用十分分廣泛的的時序電電路，除除用于計計數、分分頻外，，還廣泛泛用于數數字測量量、運算算和控制制，從小小型數字字儀表，，到大型型數字電電子計算算機，幾幾乎無所所不在，，是任何何現代數數字系統(tǒng)統(tǒng)中不可可缺少的的組成部部分。計數器可利用觸觸發(fā)器和和門電路路構成。。但在實實際工作作中，主主要是利利用集成成計數器器來構成成。在用用集成計計數器構構成N進制計數數器時，，需要利利用清零零端或置置數控制制端，讓讓電路跳跳過某些些狀態(tài)來來獲得N進制計數數器。3.4寄存器3.4.1基本寄存存器退出3.4.2移位寄存存器3.4.3寄存器的的應用在數字電電路中，，用來存存放二進進制數據據或代碼碼的電路路稱為寄寄存器。。寄存器是是由具有有存儲功功能的觸觸發(fā)器組組合起來來構成的的。一個個觸發(fā)器器可以存存儲1位二進制制代碼，，存放n位二進制制代碼的的寄存器器，需用用n個觸發(fā)器器來構成成。按照功能能的不同同，可將將寄存器器分為基基本寄存存器和移移位寄存存器兩大大類。基基本寄存存器只能能并行送送入數據據，需要要時也只只能并行行輸出。。移位寄寄存器中中的數據據可以在在移位脈脈沖作用用下依次次逐位右右移或左左移，數數據既可可以并行行輸入、、并行輸輸出，也也可以串串行輸入入、串行行輸出，，還可以以并行輸輸入、串串行輸出出，串行行輸入、、并行輸輸出，十十分靈活活，用途途也很廣廣。3.４.１基基本寄寄存器1、單拍工工作方式式基本寄寄存器無論寄存存器中原原來的內內容是什什么，只只要送數數控制時時鐘脈沖沖CP上升沿到到來，加加在并行行數據輸輸入端的的數據D0～D3，就立即被被送入進進寄存器器中，即即有：2、雙拍工工作方式式基本寄寄存器（1）清零。CR=0，異步清零。即有：（2）送數。CR=1時，CP上升沿送數。即有：（3）保持。在CR=1、CP上升沿以外時間，寄存器內容將保持不變。3.4.2移位寄存存器1、單向移移位寄存存器并行輸出出4位右移移位寄存存器時鐘方程程：驅動方程程：狀態(tài)方程程：并行輸出出4位左移移位寄存存器時鐘方程程：驅動方程程：狀態(tài)方程程：單向移位位寄存器器具有以以下主要要特點：：（1）單向移移位寄存存器中的的數碼，，在CP脈沖操作作下，可可以依次次右移或或左移。。（2）n位單向移移位寄存存器可以以寄存n位二進制制代碼。。n個CP脈沖即可可完成串串行輸入入工作，，此后可可從Q0～Qn-1端獲得并并行的n位二進制制數碼，，再用n個CP脈沖又可可實現串串行輸出出操作。。（3）若串行行輸入端端狀態(tài)為為0，則n個CP脈沖后，，寄存器器便被清清零。2、雙向移移位寄存存器M=0時右移M=1時左移3、集成雙雙向移位位寄存器器74LS1943.4.3寄存器的的應用1、環(huán)形計計數器結構特點點即將FFn-1的輸出Qn-1接到FF0的輸入端端D0。工作原理理根據起始始狀態(tài)設設置的不不同，在在輸入計計數脈沖沖CP的作用下下，環(huán)形形計數器器的有效效狀態(tài)可可以循環(huán)環(huán)移位一一個1，也可以以循環(huán)移移位一個個0。即當連連續(xù)輸入入CP脈沖時，，環(huán)形計計數器中中各個觸觸發(fā)器的的Q端或端，，將輪流流地出現現矩形脈脈沖。能自啟動動的4位環(huán)形計計數器狀態(tài)圖由74LS194構成的能能自啟動動的4位環(huán)形計計數器時序圖2、扭環(huán)形形計數器器結構特點點狀態(tài)圖即將FFn-1的輸出Qn-1接到FF0的輸入端D0。能自啟動的4位扭環(huán)形計數數器本節(jié)小結：寄存器是用來來存放二進制制數據或代碼碼的電路，是是一種基本時時序電路。任任何現代數字字系統(tǒng)都必須須把需要處理理的數據和代代碼先寄存起起來，以便隨隨時取用。寄存器分為基基本寄存器和和移位寄存器器兩大類?；炯拇嫫鞯牡臄祿荒懿⒉⑿休斎搿⒉⒉⑿休敵?。移移位寄存器中中的數據可以以在移位脈沖沖作用下依次次逐位右移或或左移，數據據可以并行輸輸入、并行輸輸出，串行輸輸入、串行輸輸出，并行輸輸入、串行輸輸出，串行輸輸入、并行輸輸出。寄存器的應用用很廣，特別別是移位寄存存器，不僅可可將串行數碼碼轉換成并行行數碼，或將將并行數碼轉轉換成串行數數碼，還可以以很方便地構構成移位寄存存器型計數器器和順序脈沖沖發(fā)生器等電電路。3.5順序脈沖發(fā)生生器3.5.1計數型順序脈脈沖發(fā)生器退出3.5.2移位型順序脈脈沖發(fā)生器3.5.1計數器型順序序脈沖發(fā)生器器在數字電路中中，能按一定定時間、一定定順序輪流輸輸出脈沖波形形的電路稱為為順序脈沖發(fā)發(fā)生器。計數器型順序序脈沖發(fā)生器器一般用按自自然態(tài)序計數數的二進制計計數器和譯碼碼器構成。順序脈沖發(fā)生生器也稱脈沖沖分配器或節(jié)節(jié)拍脈沖發(fā)生生器，一般由由計數器（包包括移位寄存存器型計數器器）和譯碼器器組成。作為為時間基準的的計數脈沖由由計數器的輸輸入端送入，，譯碼器即將將計數器狀態(tài)態(tài)譯成輸出端端上的順序脈脈沖，使輸出出端上的狀態(tài)態(tài)按一定時間間、一定順序序輪流為1，或者輪流為為0。前面介紹過過的環(huán)形計數數器的輸出就就是順序脈沖沖，故可不加加譯碼電路即即可直接作為為順序脈沖發(fā)發(fā)生器。時序圖譯碼器電路圖計數器用集成計數器器74LS163和集成3線-8線譯碼器74LS138構成的8輸出順序脈沖沖發(fā)生器。3.5.2移位型順序脈脈沖發(fā)生器移位型順序脈脈沖發(fā)生器由由移位寄存器器型計數器加加譯碼電路構構成。其中環(huán)環(huán)形計數器的的輸出就是順順序脈沖，故故可不加譯碼碼電路就可直直接作為順序序脈沖發(fā)生器器。時序圖在數控裝置和和數字計算機機中，往往需需要機器按照照人們事先規(guī)規(guī)定的順序進進行運算或操操作，這就要要求機器的控控制部分不僅僅能正確地發(fā)發(fā)出各種控制制信號，而且且要求這些控控制信號在時時間上有一定定的先后順序序。通常采取取的方法是，，用一個順序序脈沖發(fā)生器器來產生時間間上有先后順順序的脈沖，，以控制系統(tǒng)統(tǒng)各部分協調調地工作。順序脈沖發(fā)生生器分計數型型和移位型兩兩類。計數型型順序脈沖發(fā)發(fā)生器狀態(tài)利利用率高，但但由于每次CP信號到來時，，可能有兩個個或兩個以上上的觸發(fā)器翻翻轉，因此會會產生競爭冒冒險，需要采采取措施消除除。移位型順順序脈沖發(fā)生生器沒有競爭爭冒險問題，，但狀態(tài)利用用率低。本節(jié)小結：3.6隨機存取存儲儲器（RAM）3.6.1RAM的結構退出3.6.2RAM容量的擴張RAM是由許許多多多的基本寄存存器組合起來來構成的大規(guī)規(guī)模集成電路路。RAM中的每個寄存存