超大規(guī)模集成電路期終總復(fù)習(xí)

重點(diǎn)章節(jié)：第3、4、5、6章占90%非重點(diǎn)章節(jié)：第1、2、7章占10%期末總成績(jī)分布：2023/2/12

第三章器件設(shè)計(jì)技術(shù)2023/2/13本節(jié)重點(diǎn)：1.半導(dǎo)體表面場(chǎng)效應(yīng)。2.Mos晶體管的工作原理。3.NMOS管的電流—電壓特性。4.CMOS反相器結(jié)構(gòu)及工作原理。2023/2/14

第二節(jié)MOS晶體管的工作原理

MOSFET（MetalOxideSemi-conductorFieldEffectTransistor），是構(gòu)成VLSI的基本元件。簡(jiǎn)單介紹MOS晶體管的工作原理。一、半導(dǎo)體的表面場(chǎng)效應(yīng)1、P型半導(dǎo)體2023/2/152、表面電荷減少2023/2/163、形成耗盡層2023/2/174、形成反型層2023/2/18三、MOS管的工作原理nn多數(shù)載流子2023/2/19Vgs<Vtn,晶體管截止VgsVtn，晶體管開啟，設(shè)Vgs保持不變。（1）當(dāng)Vds=0時(shí)，S、D之間沒有電流Ids=0。（2）當(dāng)Vds>0時(shí)，Ids由S流向D，Ids隨Vds變化基本呈線性關(guān)系。（3）當(dāng)Vds>Vgs-Vtn時(shí)，由于溝道電阻Rc正比于溝道長(zhǎng)度L，而Leff=L-L變化不大，Rc基本不變，溝道上的電壓降（Vgs-Vtn）基本保持不變。所以，Ids=(Vgs-Vtn)/Rc不變，即電流Ids基本保持不變，出現(xiàn)飽和現(xiàn)象。（4）當(dāng)Vds增大到一定極限時(shí)，由于電壓過高，晶體管被雪崩擊穿，電流急劇增加。2023/2/110

第三節(jié)MOS管的電流電壓一、NMOS管的I~V特性推導(dǎo)NMOS管的電流——電壓關(guān)系式：設(shè)：Vgs>Vtn，且Vgs保持不變，則：溝道中產(chǎn)生感應(yīng)電荷，根據(jù)電流的定義有：

其中：

2023/2/111v=n*Eds

n為電子遷移率（cm2/v*sec）

Eds=Vds/L溝道水平方向場(chǎng)強(qiáng)代入：v=（n*Vds）/L

代入：有了，關(guān)鍵是求Qc，需要分區(qū)討論：2023/2/112（1）線性區(qū)：Vgs-Vtn>Vds設(shè)：Vds沿溝道區(qū)線性分布則：溝道平均電壓等于Vds/2由電磁場(chǎng)理論可知：Qc=oox

EgWL其中：

tox

為柵氧厚度o

為真空介電常數(shù)

ox為二氧化硅的介電常數(shù)

W為柵的寬度

L為柵的長(zhǎng)度2023/2/113令：Cox=o

ox/tox

單位面積柵電容

K=Cox

n

工藝因子

βn=K(W/L)

導(dǎo)電因子則：Ids=βn[(Vgs-Vtn)-Vds/2]Vds

——線性區(qū)的電壓-電流方程當(dāng)工藝一定時(shí)，K一定，βn與（W/L）有關(guān)。電子的平均傳輸時(shí)間∝L2。2023/2/114（2）飽和區(qū)：Vgs-Vtn<VdsVgs-Vtn不變，Vds增加的電壓主要降在△L上，由于△LL，電子移動(dòng)速度主要由反型區(qū)的漂移運(yùn)動(dòng)決定。所以，將以Vgs-Vtn取代線性區(qū)電流公式中的Vds得到飽和區(qū)的電流——電壓表達(dá)式：

2023/2/115（3）截止區(qū)：Vgs-Vtn≤0Ids=0（4）擊穿區(qū)：電流突然增大，晶體管不能正常工作。2023/2/116

轉(zhuǎn)移特性曲線

2023/2/117NMOS管：Vtn>0增強(qiáng)型Vtn<0耗盡型

PMOS管：Vtp<0增強(qiáng)型Vtp>0耗盡型按負(fù)載元件：電阻負(fù)載、增強(qiáng)負(fù)載、耗盡負(fù)載和互補(bǔ)負(fù)載。按負(fù)載元件和驅(qū)動(dòng)元件之間的關(guān)系：有比反相器和無比反相器。第四節(jié)MOS反相器2023/2/1182.MOS反相器

反相器是最基本的邏輯單元。MOS管構(gòu)成反相器有四種類①E/RMOS反相器：有比反相器輸入器件──增強(qiáng)型MOS管；負(fù)載──電阻該電路在集成電路中很少用，在分離元件電路中常用。②E/E

MOS反相器：（Enhancement/EnhancementMOS）有比反相器輸入器件──增強(qiáng)型MOS管負(fù)載──增強(qiáng)型MOS管③E/D

MOS反相器：（Enhancement/DepletionMOS）有比反相器輸入器件──增強(qiáng)型MOS管負(fù)載──耗盡型MOS管④CMOS反相器（ComplementaryMOS）

E/EMOS和E/DMOS均采用同一溝道的MOS管；

CMOS則采用不同溝道的MOS管構(gòu)成反相器。輸入器件──增強(qiáng)型PMOS或增強(qiáng)型NMOS

負(fù)載──增強(qiáng)型NMOS或增強(qiáng)型PMOSCMOS反相器DGSSGDvOVDDTLT0vI

CMOS反相器由一個(gè)P溝道增強(qiáng)型MOS管和一個(gè)N溝道增強(qiáng)型MOS管串聯(lián)組成。通常P溝道管作為負(fù)載管，N溝道管作為輸入管。兩個(gè)MOS管的開啟電壓VthP<0，VthN>0，通常為了保證正常工作，要求VDD>|V(thP|+VthN。若輸入vI為低電平(如0V)，則負(fù)載管導(dǎo)通，輸入管截止，輸出電壓接近VDD。若輸入vI為高電平(如VDD)，則輸入管導(dǎo)通，負(fù)載管截止，輸出電壓接近0V。（4）、CMOS反相器2023/2/1200≤Vi<Vtn時(shí)：n截止p線性（Vi<Vtn<Vo+Vtp）p管無損地將Vdd傳送到輸出端：Vo=Vdd

如圖a——b段Vtn≤Vi<Vo+Vtp時(shí)：n飽和p線性由In=-Ip得：如圖b——c段2023/2/121Vo+Vtp≤Vi≤Vo+Vtn時(shí)：n飽和p飽和由In=-Ip得：Vo與Vi無關(guān)，稱Vth為CMOS反相器的域值電壓。如圖c——d段Vo+Vtn<Vi≤Vdd+Vtp時(shí)：n線性p飽和由In=-Ip得：如圖d——e段2023/2/122Vdd+Vtp<Vi≤Vdd時(shí)：n線性p截止Vo=0如圖e——f段2023/2/123CMOS反相器的閾值電壓Vth

如果要求：βn=βp

即：Kn(Wn/Ln)=Kp(Wp/Lp)

由于：Kn=Cox

n

Kp=Cox

p

且在實(shí)際中，為了提高電路的工作速度，一般?。篖p=Ln=Lmin

則：Wp/Wn=μn/μp(約2.5)

即：p管柵寬比n管柵寬大μn/μp倍。2023/2/124CMOS反相器有以下優(yōu)點(diǎn)：（1）傳輸特性理想，過渡區(qū)比較陡（2）邏輯擺幅大：Voh=Vdd,Vol=0（3）一般Vth位于電源Vdd的中點(diǎn)，即Vth=Vdd/2，因此噪聲容限很大。（4）只要在狀態(tài)轉(zhuǎn)換為b—e段時(shí)兩管才同時(shí)導(dǎo)通，才有電流通過，因此功耗很小。（5）速度快。上升時(shí)間tr：恒流充電下降時(shí)間tf：?jiǎn)喂芊烹姡?）CMOS反相器是利用p、n管交替通、斷來獲取輸出高、低電壓的，CMOS反相器是無比（Ratio-Less）電路。

2023/2/125各種反相器小結(jié)：希望反相器的過渡區(qū)越陡越好，CMOS反相器最接近于理想反相器。2023/2/126

第四章電路參數(shù)及性能2023/2/127第一節(jié)MOS晶體管的參數(shù)閾值（開啟）電壓溝道長(zhǎng)度調(diào)制效應(yīng)漏-源截止電流直流導(dǎo)通電阻柵-源直流輸入電阻柵-源擊穿電壓漏-源擊穿電壓2023/2/128一、閾值電壓Vt2Vt1T2T1Vsb2Vsb1襯偏效應(yīng)對(duì)閾值電壓的影響：當(dāng)MOS反型層厚度達(dá)到最大時(shí)，外加襯底偏壓柵壓可以使場(chǎng)感應(yīng)PN結(jié)的耗盡層厚度增大，空間電荷密度增加，即溝道內(nèi)電荷減少，跨導(dǎo)降低，從而導(dǎo)致器件的閾值電壓升高。開啟電壓Vt，即加到MOS器件柵極和源極之間的電壓。受下列參數(shù)影響：柵極導(dǎo)電材料柵極絕緣材料柵極絕緣材料厚度通道摻雜濃度硅-絕緣體界面雜質(zhì)源極和襯底間的電壓Vsb——產(chǎn)生襯偏效應(yīng)2023/2/129二、溝道長(zhǎng)度調(diào)制效應(yīng)MOS晶體管處于飽和區(qū)中，有效溝道電阻也就略有減小，從而使更多電子自源極漂移到夾斷點(diǎn)，導(dǎo)致在耗盡區(qū)漂移電子增多,使Id增大，這種效應(yīng)稱為溝道長(zhǎng)度調(diào)制效應(yīng)。對(duì)于長(zhǎng)溝道而言，由Vds變化引起的溝道長(zhǎng)度的改變不大。但隨著器件尺寸的縮小，此影響不可忽略。

飽和狀態(tài)時(shí):其中：此時(shí)電流近似：2023/2/130三、漏源截止電流

對(duì)于增強(qiáng)型的MOS管，Vg<Vt時(shí)，由于PN結(jié)反向漏電流等原因造成的電流稱為截止電流，以Ioff表示。引起漏電的原因很多，下面僅介紹形成截止電流的幾個(gè)組成部分，以N管為例：2023/2/1311、PN結(jié)反向飽和電流I0

結(jié)，其中：A為PN結(jié)面積，D電子擴(kuò)散系數(shù)，

Ln電子擴(kuò)散長(zhǎng)度，本征載流子濃度.2023/2/1322、耗盡層產(chǎn)生電流Ig

其中：Xd為耗盡層寬度，為少數(shù)載流子壽命。2023/2/1333、場(chǎng)開啟漏電流

MOS管的結(jié)構(gòu)是金屬——氧化物——半導(dǎo)體，在有源區(qū)我們利用此結(jié)構(gòu)來做MOS管。在場(chǎng)區(qū)，同樣也有可能存在這種結(jié)構(gòu)，從而形成寄生的晶體管。例如：一條Al引線如果跨越了兩個(gè)相鄰的擴(kuò)散區(qū)，那麼就會(huì)形成場(chǎng)開啟現(xiàn)象，產(chǎn)生場(chǎng)開啟電流。防止寄生MOS管：1.增厚場(chǎng)區(qū)的SIO2，2.場(chǎng)區(qū)摻雜提高場(chǎng)開啟電壓，3.加一定襯底偏置電壓提高場(chǎng)開啟電壓等方法2023/2/134

第二節(jié)信號(hào)傳輸延遲數(shù)字電路的延遲由四部分組成：

門延遲連線延遲扇出延遲大電容延遲一、CMOS門延遲：門延遲的定義本征延遲CMOS反相器DGSSGDvOVDDTLT0vI2023/2/135上升時(shí)間tr：輸出信號(hào)波形從“1”電平的10%上升到90%需要的時(shí)間。即：V0：10%~90%Vdd。下降時(shí)間tf：輸出信號(hào)波形從“1”電平的90%下降到10%需要的時(shí)間。即：V0：90%~10%Vdd。延遲時(shí)間td：輸入電壓變化到50%Vdd的時(shí)刻到輸出電壓變化到50%Vdd時(shí)刻之間的時(shí)間差。2023/2/1361、下降時(shí)間：2、上升時(shí)間：2023/2/137大電容負(fù)載驅(qū)動(dòng)電路問題：一個(gè)門驅(qū)動(dòng)非常大的負(fù)載時(shí)，會(huì)引起延遲的增大。要想在允許的門延遲時(shí)間內(nèi)驅(qū)動(dòng)大電容負(fù)載，只有提高，即增大W，將使柵面積LW增大，管子的輸入電容（即柵電容）Cg也隨之增大，它相對(duì)于前一級(jí)又是一個(gè)大電容負(fù)載。如何解決這一問題呢？Mead和Conway論證了用逐級(jí)放大反相器構(gòu)成的驅(qū)動(dòng)電路可有效地解決驅(qū)動(dòng)大電容負(fù)載問題。2023/2/138例如：設(shè)一個(gè)標(biāo)準(zhǔn)反相器：

如果不增加反相器的驅(qū)動(dòng)能力，其延遲時(shí)間將增大27倍，即T=27tpd。2023/2/139逐級(jí)放大方法：為了保證輸出低電平Vol不變，而維持標(biāo)準(zhǔn)反相器的不變的條件下，逐級(jí)放大驅(qū)動(dòng)管和負(fù)載管的寬長(zhǎng)比，使每級(jí)放大的比例因子f相等。T’=N×F×Tpd=9Tpd2023/2/140第三節(jié)功耗CMOS電路的功耗主要由兩部分組成：1、靜態(tài)功耗：由反向漏電流造成的功耗。2、動(dòng)態(tài)功耗：由CMOS開關(guān)的瞬態(tài)電流和負(fù)載電容的充放電造成的功耗。1.邏輯跳變引起的電容功耗2.通路延時(shí)引起的競(jìng)爭(zhēng)冒險(xiǎn)功耗3.電路瞬間導(dǎo)通引起的短路功耗亞閾漏電流柵極漏電流源漏極反偏漏電流2023/2/141

第四節(jié)CMOS電路的閘流（Latch-up）效應(yīng)一、閘流效應(yīng)的起因在CMOS芯片結(jié)構(gòu)中，存在一條由Vdd到Vss

的寄生的P+/N/P/N+

的電流通路。這PNPN通路包含了三個(gè)PN結(jié)，形成了交叉耦合的一對(duì)PNP和NPN的雙極型晶體管。2023/2/142阱內(nèi)有一個(gè)縱向NPN管，阱外有一個(gè)橫向NPN管，兩個(gè)晶體管的集電極各自驅(qū)動(dòng)另一個(gè)管子的基極，構(gòu)成正反饋回路。P阱中縱向NPN管的電流放大倍數(shù)約為50-幾百，P阱外橫向PNP管的大約為0.5-10。PNP管發(fā)射極P+與P阱之間的距離越小則值越大。Rw和Rs為基極寄生電阻，阱電阻Rw的典型值為1K-20K之間，襯底電阻Rs的典型值在500-700。如果兩個(gè)晶體管的電流放大倍數(shù)和基極寄生電阻Rw、Rs值太大，則很容易在外部噪聲的作用下，觸發(fā)閘流效應(yīng)。2023/2/143二、閘流效應(yīng)的控制防止和控制閘流效應(yīng)需要從生產(chǎn)工藝和版圖設(shè)計(jì)兩方面著手。通常所采取的措施，其目標(biāo)基本都是減小寄生晶體管的電流增益β和降低寄生晶體管的基射極分流電阻Rw、Rs。①減小β值：增加橫向PNP管的基極寬度，減小其電流放大倍數(shù)βpnp。2023/2/144②采用偽收集極：在P-阱和P+之間加一個(gè)接地的，由P-和P+組成的區(qū)域。它可以收集由橫向PNP管發(fā)射極注入進(jìn)來的空穴。這就阻止了縱向NPN管的基極注入，從而有效地減少PNP管的電流放大倍數(shù)βpnp。2023/2/145③采用保護(hù)環(huán) 保護(hù)環(huán)可以有效地降低橫向電阻和橫向電流密度。同時(shí)，由于加大了P-N-P管的基區(qū)寬度使βpnp下降。第五章邏輯設(shè)計(jì)技術(shù)

465.2CMOS邏輯電路及延遲

（a）電路圖

二輸入與非門靜態(tài)CMOS與非門5.2.1基本CMOS邏輯電路

481、靜態(tài)CMOS邏輯電路結(jié)構(gòu)特點(diǎn)根據(jù)前面分析可知，CMOS邏輯電路結(jié)構(gòu)具有一定的規(guī)則:（1）利用反相器電路結(jié)構(gòu)的形式；（2）NMOS下拉管“串”實(shí)現(xiàn)“與”，“并聯(lián)實(shí)現(xiàn)“或”；（3）設(shè)計(jì)相應(yīng)的互補(bǔ)PMOS上拉管，“串”聯(lián)實(shí)現(xiàn)“或”?！安ⅰ甭?lián)實(shí)現(xiàn)“與”。

靜態(tài)CMOS邏輯電路設(shè)計(jì)CMOS邏輯電路結(jié)構(gòu)例1、設(shè)計(jì)靜態(tài)CMOS邏輯電路，其功能為設(shè)計(jì)步驟如下，（1）設(shè)計(jì)NMOS下拉管結(jié)構(gòu)，根據(jù)串聯(lián)實(shí)現(xiàn)“與”關(guān)系，并聯(lián)實(shí)現(xiàn)“或”關(guān)系的結(jié)構(gòu)特點(diǎn)，如圖所示，可得到NMOS下拉管電路；(A與B)或C(A串聯(lián)B)并聯(lián)CNMOS下拉管結(jié)構(gòu)NMOS下拉管電路（2）安排互補(bǔ)的PMOS上拉管結(jié)構(gòu)，根據(jù)“與”并聯(lián)關(guān)系，“或”串聯(lián)的結(jié)構(gòu)特點(diǎn)，可得到PMOS上拉管的結(jié)構(gòu)如圖所示。（A與B）或C

（A并聯(lián)B）串聯(lián)CPMOS上拉管結(jié)構(gòu)PMOS上拉管電路525.3MOS傳輸門的基本特性NMOS/PMOS傳輸門特性CMOS傳輸門特性53

MOS傳輸門結(jié)構(gòu)

NMOS傳輸門

PassTransistor

源、漏端不固定雙向?qū)–MOS傳輸門Transmission

GateNMOS,PMOS并聯(lián)源、漏端不固定柵極接相反信號(hào)兩管同時(shí)導(dǎo)通或截止CMOS反相器NMOS,PMOS串聯(lián)源端接固定電位、漏端輸出柵極接相同信號(hào)兩管輪流導(dǎo)通或截止54NMOS傳輸門傳輸高電平特性源端(G)(D)(S)Hints:VD=VG,器件始終處于飽和區(qū),直到截止Vin=VDD,Vc=VDD55NMOS傳輸高電平輸出電壓：有閾值損失工作在飽和區(qū)，但是電流不恒定低效傳輸高電平(電平質(zhì)量差，充電電流小)Vin=VDD,Vc=VDD，Vout＝VDD－VthVOUT=VDD-VTN56NMOS傳輸門傳輸?shù)碗娖教匦月┒?G)(s)(D)Hints:器件先處于飽和區(qū)，后處于線性區(qū)（類似于CMOS反相器中的NMOS管）Vin=0VC=VDD57NMOS傳輸?shù)碗娖捷敵鲭妷海簺]有閾值損失先工作在飽和區(qū)，后進(jìn)入線形區(qū)高效傳輸?shù)碗娖剑娖劫|(zhì)量好，充電電流大）Vin=0,Vc=VDD，Vout＝0VOUT=058PMOS傳輸門傳輸特性漏端(G)(s)(D)傳輸高電平情況傳輸?shù)碗娖角闆r器件先處于飽和區(qū)，后處于線性區(qū)，無損耗。器件始終處于飽和區(qū),直到截止,有損耗VOUT=VDDVOUT=-VTP59傳輸管（NMOS/PMOS傳輸門）結(jié)構(gòu)簡(jiǎn)單有閾值損失NMOS高效傳輸?shù)碗娖?，低效傳輸高電平PMOS高效傳輸高電平，低效傳輸?shù)碗娖絍OUT=VDD-VTNVOUT=0VOUT=VDDVOUT=-VTP60傳輸門陣列邏輯用NMOS傳輸門陣列實(shí)現(xiàn)多功能發(fā)生器傳輸門陣列的優(yōu)點(diǎn)：結(jié)構(gòu)簡(jiǎn)單、規(guī)整，邏輯組合能力靈活多樣，便于版圖自動(dòng)化設(shè)計(jì)。傳輸門陣列的缺點(diǎn)：驅(qū)動(dòng)負(fù)載的能力弱，單獨(dú)的NMOS或PMOS

傳輸門有閾值損失。61NMOS/PMOS傳輸門特性CMOS傳輸門特性MOS傳輸門的基本特性62CMOS傳輸門傳輸高電平特性傳輸高電平分為3個(gè)階段：（1）NMOS和PMOS都飽和；（2）NMOS飽和,PMOS線性；（3）NMOS截止,PMOS線性。0VDDVDDVinVoutVDDVTPVTN單管導(dǎo)通雙管導(dǎo)通單管導(dǎo)通--VOUT=VDD-VTNVOUT=0VOUT=VDDVOUT=-VTP(G)(G)(D)(D)(s)(s)63CMOS傳輸門傳輸?shù)碗娖教匦?/p>

傳輸?shù)碗娖椒譃?個(gè)階段：（1）NMOS和PMOS都飽和；（2）NMOS線性,PMOS飽和；（3）NMOS線性,PMOS截止。0VDDVDDVinVoutVDDVTPVTN單管導(dǎo)通雙管導(dǎo)通單管導(dǎo)通--VOUT=VDD-VTNVOUT=0VOUT=VDDVOUT=-VTP(G)(D)(s)(S)(G)(D)64CMOS傳輸門直流電壓傳輸特性CLVVDDoutVin始終有一個(gè)器件是導(dǎo)通的，可以傳輸全擺幅的信號(hào)1．與陣列固定，或陣列可編程：

可編程只讀存儲(chǔ)器PROM或可擦除編程只讀存儲(chǔ)器EPROMPLD基本結(jié)構(gòu)大致相同，根據(jù)與或陣列是否可編程分為三類：2．與陣列，或陣列均可編程：

可編程邏輯陣列PLA3．與陣列可編程，或陣列固定：

可編程陣列邏輯PAL、通用陣列邏輯GAL、高密度可編程邏輯器件HDPLD5.4.CMOS邏輯結(jié)構(gòu)

可編程邏輯陣列PLD的分類：ABCBCA000001010111

連接點(diǎn)編程時(shí)，需畫一個(gè)叉。全譯碼1．與陣列固定，或陣列可編程2.與、或全編程：

代表器件是PLA（ProgrammableLogicArray）。在PLD中，它的靈活性最高。下圖給出了PLA的陣列結(jié)構(gòu)。

由于與或陣列均能編程的特點(diǎn)，在實(shí)現(xiàn)函數(shù)時(shí)，所需的是簡(jiǎn)化后的乘積項(xiàng)之和，這樣陣列規(guī)模比PROM小得多。××××可編程可編程

不像PROM那樣與陣列需要全譯碼。3.與編程、或固定：代表器件PAL（ProgrammableArrayLogic）

和GAL（GenericArrayLogic）。在這種結(jié)構(gòu)中，或陣列固定若干個(gè)乘積項(xiàng)輸出?！痢?/p>

每個(gè)交叉點(diǎn)都可編程。F1

F1為兩個(gè)乘積項(xiàng)之和。可編程邏輯陣列PLA和PROM相比之下，有如下特點(diǎn)：

（一）PROM是與陣列固定、或陣列可編程，而PLA是與和或陣列全可編程；

（二）PROM與陣列是全譯碼的形式，而PLA是根據(jù)需要產(chǎn)生乘積項(xiàng)，從而減小了陣列的規(guī)模；

（三）PROM實(shí)現(xiàn)的邏輯函數(shù)采用最小項(xiàng)表達(dá)式來描述。而用PLA實(shí)現(xiàn)邏輯函數(shù)時(shí)，運(yùn)用簡(jiǎn)化后的最簡(jiǎn)與或式；

（四）在PLA中，對(duì)多輸入、多輸出的邏輯函數(shù)可以利用公共的與項(xiàng)，因而提高了陣列的利用率。

轉(zhuǎn)換器有四個(gè)輸入信號(hào)，化簡(jiǎn)后需用到7個(gè)不同的乘積項(xiàng)，組成4個(gè)輸出函數(shù)，故選用四輸入的7×4PLA實(shí)現(xiàn)，下圖是四位自然二進(jìn)制碼轉(zhuǎn)換為四位格雷碼轉(zhuǎn)換器PLA陣列圖。

右圖僅用了七個(gè)乘積項(xiàng)，比PROM全譯碼少用9個(gè)，實(shí)現(xiàn)的邏輯功能是一樣的。從而降低了芯片的面積，提高了芯片的利用率，所以用它來實(shí)現(xiàn)多輸入、多輸出的復(fù)雜邏輯函數(shù)較PROM有優(yōu)越之處。PLA除了能實(shí)現(xiàn)各種組合電路外，還可以在或陣列之后接入觸發(fā)器組，作為反饋輸入信號(hào)，實(shí)現(xiàn)時(shí)序邏輯電路。4個(gè)輸出與陣列或陣列四個(gè)自然二進(jìn)制碼輸入××××××××七個(gè)乘積項(xiàng)例1：PLA和D觸發(fā)器組成的同步時(shí)序電路如圖所示，要求：（1）寫出電路的驅(qū)動(dòng)方程、輸出方程。（2）分析電路功能，畫出電路的狀態(tài)轉(zhuǎn)換圖。D

Q0

Q0D

Q1

Q1D

Q2

Q2QCCCP解：（1）根據(jù)PLA與或陣列的輸入/輸出關(guān)系，可直接得到各觸發(fā)器的激勵(lì)方程及輸出方程：D0=Q0+Q1Q0

D1=Q1Q0+Q1Q0D2=Q0

Q2+Q2Q0QCC=Q0

Q1Q2+

Q0

Q1

Q2D0=Q0+Q1Q0D0（2）先設(shè)定電路的狀態(tài)，根據(jù)觸發(fā)器的激勵(lì)方程和輸出方程，可列出下表所示的電路狀態(tài)轉(zhuǎn)換表。

Q2

Q1

Q0D2

D1

D0Q2n+1Q1n+1Q0n+1QCC00000101001110010111011110101110101000111100111010101110101000111100111010000010根據(jù)狀態(tài)轉(zhuǎn)換表，畫出下圖所示的電路狀態(tài)轉(zhuǎn)換圖。000101111110001011010100

該電路是能夠自啟動(dòng)的同步六進(jìn)制計(jì)數(shù)器。73具有0和1兩個(gè)穩(wěn)定狀態(tài)，一旦狀態(tài)被確定，就能自行保持。一個(gè)鎖存器或觸發(fā)器能存儲(chǔ)一位二進(jìn)制碼。共同點(diǎn)：

不同點(diǎn)：鎖存器---對(duì)脈沖電平敏感的存儲(chǔ)電路，在特定輸入脈沖電平作用下改變狀態(tài)。觸發(fā)器---對(duì)脈沖邊沿敏感的存儲(chǔ)電路，在時(shí)鐘脈沖的上升沿或下降沿的變化瞬間改變狀態(tài)。

鎖存器和觸發(fā)器74

需明確以下幾種觸發(fā)器的特征方程和邏輯功能：2、RS觸發(fā)器3、JK觸發(fā)器4、T觸發(fā)器1、D觸發(fā)器751、D觸發(fā)器

邏輯功能表D000010101111特性方程Qn+1=D狀態(tài)轉(zhuǎn)換圖762、SR觸發(fā)器特性方程（約束條件）邏輯功能表

狀態(tài)不定－－011111狀態(tài)同S010011狀態(tài)同S011100狀態(tài)不變010000

說明Qn+1QnRS111狀態(tài)轉(zhuǎn)換圖

S=0R=1S=1R=0S=xR=0S=0R=x工作原理（1）接收輸入信號(hào)過程CP=1期間：主觸發(fā)器控制門G7、G8打開，接收輸入信號(hào)R、S，有：

從觸發(fā)器控制門G3、G4封鎖，其狀態(tài)保持不變。10代入主從RS觸發(fā)器的特性方程，即可得到主從JK觸發(fā)器的特性方程：將主從JK觸發(fā)器沒有約束。3、JK觸發(fā)器特性表時(shí)序圖804、T觸發(fā)器只要將JK觸發(fā)器的J、K端連接在一起作為T端(J=K=T)，就構(gòu)成了T觸發(fā)器.1)特性方程T觸發(fā)器的功能是T為1時(shí)，為計(jì)數(shù)狀態(tài)，T為0時(shí)為保持狀態(tài)。2)T觸發(fā)器邏輯功能表TQnQn+1000011101110

81T′觸發(fā)器1邏輯符號(hào)特性方程上升沿觸發(fā)的T′觸發(fā)器時(shí)鐘脈沖每作用一次，觸發(fā)器翻轉(zhuǎn)一次。5、T觸發(fā)器8283第6章子系統(tǒng)設(shè)計(jì)通常，復(fù)雜的電路系統(tǒng)是由許多子系統(tǒng)組成，而我們?cè)O(shè)計(jì)一個(gè)芯片時(shí)首先要能設(shè)計(jì)出這些子系統(tǒng)，他們通常是整個(gè)設(shè)計(jì)問題的關(guān)鍵本章主要介紹常用的數(shù)據(jù)路徑運(yùn)算器、存儲(chǔ)器、I/O單元等子系統(tǒng)設(shè)計(jì)方法。6.1數(shù)據(jù)路徑運(yùn)算器一些能執(zhí)行典型數(shù)據(jù)運(yùn)算的元件，如加法器、計(jì)數(shù)器、寄存器等，其完成對(duì)數(shù)據(jù)信息的處理與傳輸。6.1.1加法器

--實(shí)現(xiàn)兩個(gè)二進(jìn)制數(shù)之間的相加運(yùn)算。A:1101B:1011111被加數(shù)加數(shù)低位進(jìn)位00011和S進(jìn)位C加法器的功能

0+半加器---不考慮低位進(jìn)位的一位加法器一位半加器半加器被加數(shù)A加數(shù)B和S進(jìn)位C真值表00

01

101100000111表達(dá)式邏輯圖HA=1&符號(hào)全加器---考慮低位進(jìn)位的一位加法器一位全加器：被加數(shù)加數(shù)和進(jìn)位全加器低位進(jìn)位

設(shè)為被加數(shù)、加數(shù)及和的第（i)位，為（i）位向（i+1）位的進(jìn)位，為（i-1）位向（i）位的進(jìn)位。真值表0000000000011111111001010011100101110111表達(dá)式：全加器FA=1=1&&≥1&邏輯圖符號(hào)多位加法器多位加法器例：四位串行進(jìn)位加法器結(jié)構(gòu)簡(jiǎn)單，加數(shù)、被加數(shù)并行輸入，和數(shù)并行輸出；各位全加器間的進(jìn)位需串行傳遞，速度較慢。串行進(jìn)位加法器并行進(jìn)位加法器特點(diǎn)整個(gè)電路的延遲時(shí)間與全加器的個(gè)數(shù)成正比，全加器的最長(zhǎng)時(shí)間延遲路徑發(fā)生在進(jìn)位鏈的輸出。若N為級(jí)數(shù)，則Tc為一個(gè)進(jìn)位級(jí)的延遲，總延遲時(shí)間為T=N*Tc.改善的方法是計(jì)算每一級(jí)的進(jìn)位用并行的方式產(chǎn)生。加法器（6）例：四位并行進(jìn)位加法器進(jìn)位電路進(jìn)位電路進(jìn)位電路各位的進(jìn)位輸出信號(hào)只與兩個(gè)相加數(shù)有關(guān)，而與低位進(jìn)位信號(hào)無關(guān)。并行進(jìn)位加法器由一位全加器的進(jìn)位表達(dá)式：絕對(duì)進(jìn)位相對(duì)進(jìn)位則：令四位加法器各位的進(jìn)位為：在數(shù)字電路中，能夠記憶輸入脈沖個(gè)數(shù)的電路稱為計(jì)數(shù)器。計(jì)數(shù)器是一種應(yīng)用十分廣泛的時(shí)序電路，除用于計(jì)數(shù)、分頻外，還廣泛用于數(shù)字測(cè)量、運(yùn)算和控制，從小型數(shù)字儀表，到大型數(shù)字電子計(jì)算機(jī)，幾乎無所不在，是任何現(xiàn)代數(shù)字系統(tǒng)中不可缺少的組成部分。6.1.2計(jì)數(shù)器1、二進(jìn)制同步計(jì)數(shù)器3位二進(jìn)制同步加法計(jì)數(shù)器選用3個(gè)CP下降沿觸發(fā)的JK觸發(fā)器，分別用FF0、FF1、FF2表示。輸出方程：時(shí)鐘方程：狀態(tài)圖時(shí)序圖FF0每輸入一個(gè)時(shí)鐘脈沖翻轉(zhuǎn)一次FF1在Q0=1時(shí)，在下一個(gè)CP觸發(fā)沿到來時(shí)翻轉(zhuǎn)。FF2在Q0=Q1=1時(shí)，在下一個(gè)CP觸發(fā)沿到來時(shí)翻轉(zhuǎn)。由于沒有無效狀態(tài)，電路能自啟動(dòng)。推廣到n位二進(jìn)制同步加法計(jì)數(shù)器驅(qū)動(dòng)方程輸出方程2023/2/196在每一位元中使用一個(gè)加法器和一個(gè)D觸發(fā)器。此計(jì)數(shù)器的操作速度是決定漣波進(jìn)位所需要的時(shí)間?？梢圆捎萌魏蜗刃羞M(jìn)位技術(shù)加以改進(jìn)，以提高其速度。同步上/下計(jì)數(shù)器二進(jìn)制異步計(jì)數(shù)器級(jí)間連接規(guī)律在數(shù)字電路中，用來存放二進(jìn)制數(shù)據(jù)或代碼的電路稱為寄存器。寄存器是由具有存儲(chǔ)功能的觸發(fā)器組合起來構(gòu)成的。一個(gè)觸發(fā)器可以存儲(chǔ)1位二進(jìn)制代碼，存放n位二進(jìn)制代碼的寄存器，需用n個(gè)觸發(fā)器來構(gòu)成。按照功能的不同，可將寄存器分為基本寄存器和移位寄存器兩大類。基本寄存器只能并行送入數(shù)據(jù)，需要時(shí)也只能并行輸出。移位寄存器中的數(shù)據(jù)可以在移位脈沖作用下依次逐位右移或左移，數(shù)據(jù)既可以并行輸入、并行輸出，也可以串行輸入、串行輸出，還可以并行輸入、串行輸出，串行輸入、并行輸出，十分靈活，用途也很廣。寄存器

移位寄存器1、單向移位寄存器并行輸出4位右移移位寄存器時(shí)鐘方程：驅(qū)動(dòng)方程：狀態(tài)方程：并行輸出4位左移移位寄存器時(shí)鐘方程：驅(qū)動(dòng)方程：狀態(tài)方程：串入并出單向移位寄存器具有以下主要特點(diǎn)：（1）單向移位寄存器中的數(shù)碼，在CP脈沖操作下，可以依次右移或左移。（2）n位單向移位寄存器可以寄存n位二進(jìn)制代碼。n個(gè)CP脈沖即可完成串行輸入工作。（3）若串行輸入端狀態(tài)為0，則n個(gè)CP脈沖后，寄存器便被清零。雙向移位寄存器M=0時(shí)右移M=1時(shí)左移概述能存儲(chǔ)大量二值信息的器件一、一般結(jié)構(gòu)形式輸入/出電路I/O輸入/出控制6.2存儲(chǔ)器二、分類1、從存/取功能分：①只讀存儲(chǔ)器(Read-Only-Memory）②隨機(jī)讀/寫（Random-Access-Memory）2、從工藝分：①雙極型②MOS型ROM

掩模ROM一、結(jié)構(gòu)

存儲(chǔ)矩陣由許多存儲(chǔ)單元排列而成。存儲(chǔ)單元可以用二極管構(gòu)成，也可以用雙極型三極管或MOS管構(gòu)成。每個(gè)單元可以存儲(chǔ)1位二值代碼(0或1)。每一個(gè)或一組存儲(chǔ)單元有一個(gè)對(duì)應(yīng)的地址代碼。地址譯碼器的作用是將輸入的地址代碼譯成相應(yīng)的控制信號(hào)，利用這個(gè)控制信號(hào)從存儲(chǔ)矩陣中把指定的單元選出，并把其中的數(shù)據(jù)送到輸出緩沖器。輸出緩沖器有兩個(gè)作用，一是能提高存儲(chǔ)器的帶負(fù)載能力，二是實(shí)現(xiàn)對(duì)輸出狀態(tài)的三態(tài)控制，以便與系統(tǒng)的總線連接。二、舉例地址數(shù)據(jù)A1A0D3D2D1D0000101011011100100111110A0~An-1W0W(2n-1)D0Dm存儲(chǔ)容量：存儲(chǔ)器包含基本存儲(chǔ)單元的總數(shù)。一個(gè)基本存儲(chǔ)單元能存儲(chǔ)１位(Bit)的信息，即一個(gè)0或一個(gè)1。

存儲(chǔ)器的讀寫操作是以字為單位的，每一個(gè)字可包含多個(gè)位。

“字?jǐn)?shù)×位數(shù)”或2n×m位，n為地址線，m為輸出線。字?jǐn)?shù):1K=210=1024字長(zhǎng):每次可以讀(寫)二值碼的個(gè)數(shù)總?cè)萘坷纾喝萘?1K×4(位)=4096(位)1byte(字節(jié))=8bits(位)可擦除的可編程ROM（EPROM）浮柵管結(jié)構(gòu)p+p+P浮柵S(0V)D(-30V)--一、可擦除的可編程ROM（UVEPROM）工作原理：寫入：在D端加足夠高的負(fù)電壓，使D區(qū)PN結(jié)溝道發(fā)生雪崩擊穿，由此產(chǎn)生的電子能夠越過硅和二氧化硅界面勢(shì)壘，并在二氧化硅中電場(chǎng)的作用下進(jìn)入到多晶硅柵中，存儲(chǔ)足夠多的負(fù)電荷時(shí)，MOS管導(dǎo)通，寫入1。二、電可擦除的可編程ROM（E2PROM）總體結(jié)構(gòu)與掩模ROM一樣，但存儲(chǔ)單元不同RAM是由許許多多的基本寄存器組合起來構(gòu)成的大規(guī)模集成電路。寄存器的個(gè)數(shù)（字?jǐn)?shù)）*寄存器中存儲(chǔ)單元個(gè)數(shù)（位數(shù)）=RAM的容量按照RAM中寄存器位數(shù)的不同，RAM有多字1位和多字多位兩種結(jié)構(gòu)形式。在多字1位結(jié)構(gòu)中，每個(gè)寄存器都只有1位，例如一個(gè)容量為1024×1位的RAM。多字多位結(jié)構(gòu)中，每個(gè)寄存器都有多位，例如一個(gè)容量為256×4位的RAM。隨機(jī)讀寫存儲(chǔ)器優(yōu)點(diǎn)：讀寫方便，使用靈活。缺點(diǎn)：一旦斷電，數(shù)據(jù)丟失。RAM由大量寄存器構(gòu)成的矩陣用以決定訪問哪個(gè)字單元用以決定芯片是否工作用以決定對(duì)被選中的單元是讀還是寫讀出及寫入數(shù)據(jù)的通道存儲(chǔ)器結(jié)構(gòu)容量為256×4RAM的存儲(chǔ)矩陣存儲(chǔ)單元1024個(gè)存儲(chǔ)單元排成32行×32列的矩陣每根行選擇線選擇一行每根列選擇線選擇一個(gè)字列Y1＝1，X2＝1，位于X2和Y1交叉處的字單元可以進(jìn)行讀出或?qū)懭氩僮?，而其余任何字單元都不?huì)被選中。地址的選擇通過地址譯碼器來實(shí)現(xiàn)。地址譯碼器由行譯碼器和列譯碼器組成。行、列譯碼器的輸出即為行、列選擇線，由它們共同確定欲選擇的地址單元。256×4RAM存儲(chǔ)矩陣中，256個(gè)字需要8位地址碼A7～A0。其中高3位A7～A5用于列譯碼輸入，低5位A4～A0用于行譯碼輸入。A7～A0=00100010時(shí)，Y1=1、X2=1，選中X2和Y1交叉的字單元。00010001“寫”：字線為高電平，T導(dǎo)通，Cs存入數(shù)據(jù)。“讀”：字線為高電平，Cs經(jīng)T向位線上的電容Cb提供電荷，由電荷守恒原理：由于Cb》Cs,所以位線上讀出電壓信號(hào)很小。如：Vcs=5V，Cs/Cb=1/50,位線讀出信號(hào)約為0.1V，不足以為“1”，因此需加入靈敏讀出放大器。

動(dòng)態(tài)隨機(jī)存儲(chǔ)器（DRAM）

動(dòng)態(tài)存儲(chǔ)單元是利用MOS管柵極電容可以存儲(chǔ)電荷的原理單管存儲(chǔ)單元SSRAM的存儲(chǔ)單元六管N溝道增強(qiáng)型MOS管SRAM和DRAM對(duì)比SRAM：工作速度快，掉電信息不消失，一經(jīng)寫入可多次讀出，但集成度較低，功耗較大。SRAM一般用來作為計(jì)算機(jī)中的高速緩沖存儲(chǔ)器(Cache)DRAM：集成度較高，功耗較低；缺點(diǎn)是保存在DRAM中的信息隨著電容的漏電而會(huì)逐漸消失，一般信息保存時(shí)間為2ms左右。為了保存DRAM中的信息，必須每隔1～2ms對(duì)其刷新一次。因此，采用

DRAM的計(jì)算機(jī)必須配置動(dòng)態(tài)刷新電路，防止信息丟失。DRAM一般用作計(jì)算機(jī)中的主存儲(chǔ)器。存儲(chǔ)器容量的擴(kuò)展1.位擴(kuò)展方式適用于每片RAM,ROM字?jǐn)?shù)夠用而位數(shù)不夠時(shí)接法：將各片的地址線、讀寫線、片選線并聯(lián)即可例：用八片1024x1位→1024x8位的RAM2.字?jǐn)U展方式適用于每片RAM,ROM位數(shù)夠用而字?jǐn)?shù)不夠時(shí)1024x8RAM例：用四片256x8位→1024x8位RAM000111011011101101111110用存儲(chǔ)器實(shí)現(xiàn)組合邏輯函數(shù)一、基本原理從ROM的數(shù)據(jù)表可見：若以地址線為輸入變量，則數(shù)據(jù)線即為一組關(guān)于地址變量的邏輯函數(shù)地址數(shù)據(jù)A1A0D3D2D1D0000101011011100100111110A0~An-1W0W(2n-1)舉例試用ROM設(shè)計(jì)一個(gè)組合邏輯電路，用來產(chǎn)生下列一組邏輯函數(shù)Y1=ABC+BCY2=ABC+ABC+ABCY3=ABC+AC第6章CMOS集成電路的I/O設(shè)計(jì)

輸入緩沖器

輸出緩沖器

ESD保護(hù)電路

三態(tài)輸出CMOS集成電路的I/O設(shè)計(jì)

集成電路芯片通過輸入、輸出壓點(diǎn)與外界聯(lián)系的，或接收片外的輸入信號(hào)，或產(chǎn)生輸出信號(hào)驅(qū)動(dòng)片外的負(fù)載；

壓點(diǎn)上的輸入、輸出信號(hào)則是通過輸入、輸出緩沖器與外界相連，從而使片內(nèi)信號(hào)與片外信號(hào)匹配，且其設(shè)計(jì)質(zhì)量會(huì)影響系統(tǒng)環(huán)境下芯片工作的可靠性。1.輸入緩沖器

主要作用:提供適當(dāng)?shù)碾娖睫D(zhuǎn)換；提高信號(hào)的驅(qū)動(dòng)能力；對(duì)片內(nèi)電路起保護(hù)作用；

CMOS與TTL器件互連5VTTL邏輯電平和5VCMOS邏輯電平是很通用的邏輯電平,注意他們的輸入輸出電平差別較大,在互連時(shí)要特別注意。5VTTL電平：輸出高電平>2.4V,輸出低電平<0.4V。輸入高電平>=2.0V，輸入低電平<=0.8V。5VCMOS電平：5VCMOS器件的邏輯電平參數(shù)與供電電壓有一定關(guān)系,一般情況下：Voh≥Vcc-0.5VVol≤0.5VVih≥0.7VccVil≤0.3Vcc即：輸出高電平>4.5V,輸出低電平<0.5V。輸入高電平>3.5V，輸入低電平<1.5V。CMOS到TTL的連接需要進(jìn)行電流匹配。

——電平可以兼容但ＣＭＯＳ電路的驅(qū)動(dòng)電流較小，不能夠直接驅(qū)動(dòng)ＴＴＬ電路。為此可采用ＣＭＯＳ／ＴＴＬ專用接口電路，經(jīng)緩沖器之后的高電平輸出電流能滿足ＴＴＬ電路的要求，實(shí)現(xiàn)ＣＭＯＳ電路與ＴＴＬ電路的連接。TTL到CMOS的連接需要進(jìn)行電壓匹配?！娏骺梢约嫒莸玊TL電路輸出高電平的最小值為2.4Ｖ，而CMOS電路的輸入高電平一般高于3.5Ｖ，這就使二者的邏輯電平不能兼容。為此，在ＴＴＬ的輸出端與電源之間接一個(gè)上拉電阻Ｒ（取值一般在１－4.7ＫΩ），可將ＴＴＬ的電平提高到3.5Ｖ以上。

CMOS與TTL器件互連CMOS同TTL電源電壓相同都為5V，則兩種門可直接連接提高TTL門電路的輸出高電平，阻值由幾百到幾千歐姆注：TTL門電路高電平典型值只有3V左右，而CMOS電路的輸入高電平要求高于3.5V。因此在TTL門電路輸出端與電源之間接一電阻Rx返回TTL與CMOS接口電路帶反饋管的正相輸入緩沖電路工作原理：以兩級(jí)反相器級(jí)聯(lián)的輸入電路為基礎(chǔ)；

在第一級(jí)反相器的輸出增加一上拉反饋管，其輸入為第二級(jí)反相器的輸出反饋，可改善第一級(jí)反相器的輸出高電平；

在第一級(jí)反相器的上拉支路增加一(穩(wěn)壓)二極管，可降低第一級(jí)反相器的電源電壓，從而降低其閾值電壓；PN帶反饋管的正相輸入緩沖電路Vin

第二級(jí)反相器實(shí)現(xiàn)正相輸入和提高驅(qū)動(dòng)能力；第一級(jí)反相器實(shí)現(xiàn)電平轉(zhuǎn)換；

當(dāng)?shù)谝患?jí)反相器輸出為高電平時(shí)，電路有靜態(tài)功耗；輸出驅(qū)動(dòng)驅(qū)動(dòng)大負(fù)載時(shí)，輸出信號(hào)需經(jīng)過輸出緩沖電路以提高其驅(qū)動(dòng)能力；對(duì)輸出驅(qū)動(dòng)的要求：提供足夠大的驅(qū)動(dòng)電流；使緩沖器的總延遲時(shí)間最??；

輸出緩沖器CMOS輸出緩沖

在CMOSIC中，常用多級(jí)反相器構(gòu)成的反相器鏈作為輸出緩沖電路。VinCinCo1CG2Co2CG3CLVout

采用反相器級(jí)聯(lián)，且使反相器尺寸逐級(jí)增大；通過設(shè)計(jì)適當(dāng)?shù)募?jí)數(shù)及比例，以使總延遲時(shí)間最?。混o電放電（ESD）

當(dāng)存儲(chǔ)在人體或機(jī)器上的電荷與芯片接觸，與柵上積累的靜電荷發(fā)生靜電感應(yīng)而放電時(shí)，因產(chǎn)生瞬時(shí)的過大電流，而導(dǎo)致芯片永久損壞的現(xiàn)象，稱為靜電放電；是MOS集成電路設(shè)計(jì)中必須考慮的一個(gè)可靠性問題。ESD保護(hù)電路ESD保護(hù)網(wǎng)絡(luò)模型

保護(hù)網(wǎng)絡(luò)一般由分布電阻和二極管組成；一般：二極管使信號(hào)電平鉗位到一定的電壓范圍：

在輸入端增加輸入保護(hù)電路，一方面是為柵上積累的靜電荷提供放電通路；另一方面是電壓鉗位，防止過大的電壓加到MOS器件上。雙二極管保護(hù)電路

CMOSIC中的輸入緩沖常采用雙二極管保護(hù)電路，即用一個(gè)電阻和兩個(gè)反偏的二極管構(gòu)成保護(hù)網(wǎng)絡(luò)，對(duì)NMOS和PMOS都有保護(hù)作用。MP5MN5VDDGNDVOUTVinD1D2R壓點(diǎn)

二極管D1是和PMOS管源、漏區(qū)同時(shí)形成的，是結(jié)構(gòu)；二極管D2是和NMOS管源、漏區(qū)同時(shí)形成的，是結(jié)構(gòu)。雙二極管保護(hù)電路工作原理MP5MN5VDDGNDVOUTVinD1D2R壓點(diǎn)

工作原理：

當(dāng)輸入電壓過高，壓點(diǎn)相對(duì)地出現(xiàn)正脈沖時(shí)，反偏的二極管D1擊穿，擊穿產(chǎn)生的大電流在電阻上產(chǎn)生很大的壓降，使柵上的電壓降低；

即，導(dǎo)通的二極管和電阻在輸入和電源之間形成ESD電流的放電通路；只要二極管的擊穿電壓低于柵氧化層的擊穿電壓，就可以起到保護(hù)作用。

而當(dāng)壓點(diǎn)相對(duì)地出出負(fù)脈沖時(shí)，反偏的二極管D2擊穿導(dǎo)通，和電阻在輸入和地之間形成ESD電流的放電通路，從而起到保護(hù)作用。

一般：這兩個(gè)二極管可使輸入MOS管的柵極電壓鉗位到一定的電壓范圍：雙二極管保護(hù)電路工作原理ESD保護(hù)電路的MOS管尺寸較大，寬長(zhǎng)比一般在200以上，故ESD保護(hù)電路要占用較大的面積。

隨著集成度的提高，如何減小ESD保護(hù)電路的面積也是集成電