二極管電阻的與門和或門電路演示文稿

二極管電阻的與門和或門電路演示文稿本文檔共47頁；當(dāng)前第1頁；編輯于星期一\8點(diǎn)59分二極管電阻的與門和或門電路本文檔共47頁；當(dāng)前第2頁；編輯于星期一\8點(diǎn)59分

2．或門電路本文檔共47頁；當(dāng)前第3頁；編輯于星期一\8點(diǎn)59分二、三極管非門電路本文檔共47頁；當(dāng)前第4頁；編輯于星期一\8點(diǎn)59分二極管與門和或門電路的缺點(diǎn)：（1）在多個(gè)門串接使用時(shí)，會出現(xiàn)低電平偏離標(biāo)準(zhǔn)數(shù)值的情況。（2）負(fù)載能力差本文檔共47頁；當(dāng)前第5頁；編輯于星期一\8點(diǎn)59分解決辦法：將二極管與門（或門）電路和三極管非門電路組合起來。本文檔共47頁；當(dāng)前第6頁；編輯于星期一\8點(diǎn)59分三、DTL與非門電路工作原理：

（1）當(dāng)A、B、C全接為高電平5V時(shí)，二極管D1～D3都截止，而D4、D5和T導(dǎo)通，且T為飽和導(dǎo)通，VL=0.3V，即輸出低電平。（2）A、B、C中只要有一個(gè)為低電平0.3V時(shí)，則VP≈1V，從而使D4、D5和T都截止，VL=VCC=5V，即輸出高電平。所以該電路滿足與非邏輯關(guān)系，即：本文檔共47頁；當(dāng)前第7頁；編輯于星期一\8點(diǎn)59分2.2TTL邏輯門電路一、TTL與非門的基本結(jié)構(gòu)及工作原理1．TTL與非門的基本結(jié)構(gòu)本文檔共47頁；當(dāng)前第8頁；編輯于星期一\8點(diǎn)59分本文檔共47頁；當(dāng)前第9頁；編輯于星期一\8點(diǎn)59分2．TTL與非門的邏輯關(guān)系（1）輸入全為高電平3.6V時(shí)。

T2、T3導(dǎo)通，VB1=0.7×3=2.1（V

），由于T3飽和導(dǎo)通，輸出電壓為：VO=VCES3≈0.3V這時(shí)T2也飽和導(dǎo)通，故有VC2=VE2+VCE2=1V。使T4和二極管D都截止。實(shí)現(xiàn)了與非門的邏輯功能之一：輸入全為高電平時(shí)，輸出為低電平。本文檔共47頁；當(dāng)前第10頁；編輯于星期一\8點(diǎn)59分該發(fā)射結(jié)導(dǎo)通，VB1=1V。所以T2、T3都截止。由于T2截止，流過RC2的電流較小，可以忽略，所以VB4≈VCC=5V

，使T4和D導(dǎo)通，則有：

VO≈VCC-VBE4-VD=5-0.7-0.7=3.6（V）實(shí)現(xiàn)了與非門的邏輯功能的另一方面：輸入有低電平時(shí)，輸出為高電平。綜合上述兩種情況，該電路滿足與非的邏輯功能，即：（2）輸入有低電平0.3V

時(shí)。本文檔共47頁；當(dāng)前第11頁；編輯于星期一\8點(diǎn)59分二、TTL與非門的開關(guān)速度1．TTL與非門提高工作速度的原理（1）采用多發(fā)射極三極管加快了存儲電荷的消散過程。本文檔共47頁；當(dāng)前第12頁；編輯于星期一\8點(diǎn)59分

（2）采用了推拉式輸出級，輸出阻抗比較小，可迅速給負(fù)載電容充放電。本文檔共47頁；當(dāng)前第13頁；編輯于星期一\8點(diǎn)59分2．TTL與非門傳輸延遲時(shí)間tpd導(dǎo)通延遲時(shí)間tPHL——從輸入波形上升沿的中點(diǎn)到輸出波形下降沿的中點(diǎn)所經(jīng)歷的時(shí)間。截止延遲時(shí)間tPLH——從輸入波形下降沿的中點(diǎn)到輸出波形上升沿的中點(diǎn)所經(jīng)歷的時(shí)間。與非門的傳輸延遲時(shí)間tpd是tPHL和tPLH的平均值。即

一般TTL與非門傳輸延遲時(shí)間tpd的值為幾納秒～十幾個(gè)納秒。本文檔共47頁；當(dāng)前第14頁；編輯于星期一\8點(diǎn)59分三、TTL與非門的電壓傳輸特性及抗干擾能力1．電壓傳輸特性曲線：Vo=f（Vi）本文檔共47頁；當(dāng)前第15頁；編輯于星期一\8點(diǎn)59分（1）輸出高電平電壓VOH——在正邏輯體制中代表邏輯“1”的輸出電壓。VOH的理論值為3.6V，產(chǎn)品規(guī)定輸出高電壓的最小值VOH（min）=2.4V。（2）輸出低電平電壓VOL——在正邏輯體制中代表邏輯“0”的輸出電壓。VOL的理論值為0.3V，產(chǎn)品規(guī)定輸出低電壓的最大值VOL（max）=0.4V。（3）關(guān)門電平電壓VOFF——是指輸出電壓下降到VOH（min）時(shí)對應(yīng)的輸入電壓。即輸入低電壓的最大值。在產(chǎn)品手冊中常稱為輸入低電平電壓，用VIL（max）表示。產(chǎn)品規(guī)定VIL（max）=0.8V。（4）開門電平電壓VON——是指輸出電壓下降到VOL（max）時(shí)對應(yīng)的輸入電壓。即輸入高電壓的最小值。在產(chǎn)品手冊中常稱為輸入高電平電壓，用VIH（min）表示。產(chǎn)品規(guī)定VIH（min）=2V。（5）閾值電壓Vth——電壓傳輸特性的過渡區(qū)所對應(yīng)的輸入電壓，即決定電路截止和導(dǎo)通的分界線，也是決定輸出高、低電壓的分界線。近似地：Vth≈VOFF≈VON

即Vi＜Vth，與非門關(guān)門，輸出高電平；

Vi＞Vth，與非門開門，輸出低電平。

Vth又常被形象化地稱為門檻電壓。Vth的值為1.3V～1.４V。2．幾個(gè)重要參數(shù)本文檔共47頁；當(dāng)前第16頁；編輯于星期一\8點(diǎn)59分低電平噪聲容限

VNL＝VOFF-VOL（max）＝0.8V-0.4V＝0.4V高電平噪聲容限

VNH＝VOH（min）-VON＝2.4V-2.0V＝0.4VTTL門電路的輸出高低電平不是一個(gè)值，而是一個(gè)范圍。同樣，它的輸入高低電平也有一個(gè)范圍，即它的輸入信號允許一定的容差，稱為噪聲容限。3．抗干擾能力本文檔共47頁；當(dāng)前第17頁；編輯于星期一\8點(diǎn)59分四、TTL與非門的帶負(fù)載能力1．輸入低電平電流IIL與輸入高電平電流IIH

（1）輸入低電平電流IIL——是指當(dāng)門電路的輸入端接低電平時(shí)，從門電路輸入端流出的電流?？梢运愠觯寒a(chǎn)品規(guī)定IIL＜1.6mA。本文檔共47頁；當(dāng)前第18頁；編輯于星期一\8點(diǎn)59分（2）輸入高電平電流IIH——是指當(dāng)門電路的輸入端接高電平時(shí)，流入輸入端的電流。有兩種情況。

①寄生三極管效應(yīng)：如圖（a）所示。這時(shí)IIH=βPIB1，βP為寄生三極管的電流放大系數(shù)。

由于βp和βi的值都遠(yuǎn)小于1，所以IIH的數(shù)值比較小，產(chǎn)品規(guī)定：IIH＜40uA。②倒置的放大狀態(tài)：如圖（b）所示。這時(shí)IIH=βiIB1，βi為倒置放大的電流放大系數(shù)。本文檔共47頁；當(dāng)前第19頁；編輯于星期一\8點(diǎn)59分

（1）灌電流負(fù)載2．帶負(fù)載能力當(dāng)驅(qū)動門輸出低電平時(shí)，電流從負(fù)載門灌入驅(qū)動門。當(dāng)負(fù)載門的個(gè)數(shù)增加，灌電流增大，會使T3脫離飽和，輸出低電平升高。因此，把允許灌入輸出端的電流定義為輸出低電平電流IOL，產(chǎn)品規(guī)定IOL=16mA。由此可得出:NOL稱為輸出低電平時(shí)的扇出系數(shù)。本文檔共47頁；當(dāng)前第20頁；編輯于星期一\8點(diǎn)59分

（2）拉電流負(fù)載。

NOH稱為輸出高電平時(shí)的扇出系數(shù)。產(chǎn)品規(guī)定IOH=0.4mA。由此可得出：

當(dāng)驅(qū)動門輸出高電平時(shí)，電流從驅(qū)動門拉出,流至負(fù)載門的輸入端。

拉電流增大時(shí)，RC4上的壓降增大，會使輸出高電平降低。因此，把允許拉出輸出端的電流定義為輸出高電平電流IOH。一般NOL≠NOH，常取兩者中的較小值作為門電路的扇出系數(shù)，用NO表示。本文檔共47頁；當(dāng)前第21頁；編輯于星期一\8點(diǎn)59分五、TTL與非門舉例——74007400是一種典型的TTL與非門器件，內(nèi)部含有4個(gè)2輸入端與非門，共有14個(gè)引腳。引腳排列圖如圖所示。本文檔共47頁；當(dāng)前第22頁；編輯于星期一\8點(diǎn)59分六、TTL門電路的其他類型1．非門本文檔共47頁；當(dāng)前第23頁；編輯于星期一\8點(diǎn)59分2．或非門

本文檔共47頁；當(dāng)前第24頁；編輯于星期一\8點(diǎn)59分3．與或非門本文檔共47頁；當(dāng)前第25頁；編輯于星期一\8點(diǎn)59分在工程實(shí)踐中，有時(shí)需要將幾個(gè)門的輸出端并聯(lián)使用，以實(shí)現(xiàn)與邏輯，稱為線與。普通的TTL門電路不能進(jìn)行線與。為此，專門生產(chǎn)了一種可以進(jìn)行線與的門電路——集電極開路門。4．集電極開路門（OC門）本文檔共47頁；當(dāng)前第26頁；編輯于星期一\8點(diǎn)59分（1）實(shí)現(xiàn)線與。電路如右圖所示，邏輯關(guān)系為:OC門主要有以下幾方面的應(yīng)用：（2）實(shí)現(xiàn)電平轉(zhuǎn)換。如圖示，可使輸出高電平變?yōu)?0V。（3）用做驅(qū)動器。如圖是用來驅(qū)動發(fā)光二極管的電路。本文檔共47頁；當(dāng)前第27頁；編輯于星期一\8點(diǎn)59分（1）當(dāng)輸出高電平時(shí)，

RP不能太大。RP為最大值時(shí)要保證輸出電壓為VOH（min），由OC門進(jìn)行線與時(shí)，外接上拉電阻RP的選擇：得：本文檔共47頁；當(dāng)前第28頁；編輯于星期一\8點(diǎn)59分得：（2）當(dāng)輸出低電平時(shí)，RP不能太小。RP為最小值時(shí)要保證輸出電壓為VOL（max），由所以：

RP（min）＜RP＜RP（max）本文檔共47頁；當(dāng)前第29頁；編輯于星期一\8點(diǎn)59分（1）三態(tài)輸出門的結(jié)構(gòu)及工作原理。當(dāng)EN=0時(shí)，G輸出為1，D1截止，相當(dāng)于一個(gè)正常的二輸入端與非門，稱為正常工作狀態(tài)。當(dāng)EN=1時(shí)，G輸出為0，T4、T3都截止。這時(shí)從輸出端L看進(jìn)去，呈現(xiàn)高阻，稱為高阻態(tài)，或禁止態(tài)。5．三態(tài)輸出門本文檔共47頁；當(dāng)前第30頁；編輯于星期一\8點(diǎn)59分三態(tài)門在計(jì)算機(jī)總線結(jié)構(gòu)中有著廣泛的應(yīng)用。（a）組成單向總線，實(shí)現(xiàn)信號的分時(shí)單向傳送.（b）組成雙向總線，實(shí)現(xiàn)信號的分時(shí)雙向傳送。（2）三態(tài)門的應(yīng)用本文檔共47頁；當(dāng)前第31頁；編輯于星期一\8點(diǎn)59分5．74LS系列——為低功耗肖特基系列。6．74AS系列——為先進(jìn)肖特基系列，它是74S系列的后繼產(chǎn)品。7．74ALS系列——為先進(jìn)低功耗肖特基系列，是74LS系列的后繼產(chǎn)品。七、TTL集成邏輯門電路系列簡介1．74系列——為TTL集成電路的早期產(chǎn)品，屬中速TTL器件。2．74L系列——為低功耗TTL系列，又稱LTTL系列。3．74H系列——為高速TTL系列。4．74S系列——為肖特基TTL系列，進(jìn)一步提高了速度。如圖示。本文檔共47頁；當(dāng)前第32頁；編輯于星期一\8點(diǎn)59分所以輸出為低電平。一、NMOS門電路1．NMOS非門2.3MOS邏輯門電路邏輯關(guān)系：（設(shè)兩管的開啟電壓為VT1=VT2=4V，且gm1＞＞gm2）（1）當(dāng)輸入Vi為高電平8V時(shí)，T1導(dǎo)通，T2也導(dǎo)通。因?yàn)間m1＞＞gm2，所以兩管的導(dǎo)通電阻RDS1＜＜RDS2，輸出電壓為：

本文檔共47頁；當(dāng)前第33頁；編輯于星期一\8點(diǎn)59分（2）當(dāng)輸入Vi為低電平0V時(shí)，T1截止，T2導(dǎo)通。所以輸出電壓為VOH=VDD-VT=8V，即輸出為高電平。所以電路實(shí)現(xiàn)了非邏輯。2．NMOS門電路（1）與非門（2）或非門本文檔共47頁；當(dāng)前第34頁；編輯于星期一\8點(diǎn)59分1．邏輯關(guān)系：（設(shè)VDD＞（VTN+|VTP|），且VTN=|VTP|）（1）當(dāng)Vi=0V時(shí)，TN截止，TP導(dǎo)通。輸出VO≈VDD。（2）當(dāng)Vi=VDD時(shí)，TN導(dǎo)通，TP截止，輸出VO≈0V。二、CMOS非門CMOS邏輯門電路是由N溝道MOSFET和P溝道MOSFET互補(bǔ)而成。本文檔共47頁；當(dāng)前第35頁；編輯于星期一\8點(diǎn)59分（1）當(dāng)Vi＜2V，TN截止，TP導(dǎo)通，輸出Vo≈VDD=10V。（2）當(dāng)2V＜Vi＜5V，TN工作在飽和區(qū)，TP工作在可變電阻區(qū)。（3）當(dāng)Vi=5V，兩管都工作在飽和區(qū)，

Vo=（VDD/2）=5V。（4）當(dāng)5V＜Vi＜8V，

TP工作在飽和區(qū)，

TN工作在可變電阻區(qū)。（5）當(dāng)Vi＞8V，TP截止，

TN導(dǎo)通，輸出Vo=0V?？梢姡?/p>

CMOS門電路的閾值電壓

Vth=VDD/22．電壓傳輸特性：（設(shè):VDD=10V，VTN=|VTP|=2V）本文檔共47頁；當(dāng)前第36頁；編輯于星期一\8點(diǎn)59分3．工作速度由于CMOS非門電路工作時(shí)總有一個(gè)管子導(dǎo)通，所以當(dāng)帶電容負(fù)載時(shí)，給電容充電和放電都比較快。CMOS非門的平均傳輸延遲時(shí)間約為10ns。本文檔共47頁；當(dāng)前第37頁；編輯于星期一\8點(diǎn)59分（2）或非門三、其他的CMOS門電路1．CMOS與非門和或非門電路（1）與非門本文檔共47頁；當(dāng)前第38頁；編輯于星期一\8點(diǎn)59分（3）帶緩沖級的門電路

為了穩(wěn)定輸出高低電平，可在輸入輸出端分別加反相器作緩沖級。下圖所示為帶緩沖級的二輸入端與非門電路。

L=本文檔共47頁；當(dāng)前第39頁；編輯于星期一\8點(diǎn)59分后級為與或非門，經(jīng)過邏輯變換，可得：2．CMOS異或門電路由兩級組成，前級為或非門，輸出為本文檔共47頁；當(dāng)前第40頁；編輯于星期一\8點(diǎn)59分當(dāng)EN=1時(shí)，TP2和TN2同時(shí)截止，輸出為高阻狀態(tài)。所以，這是一個(gè)低電平有效的三態(tài)門。3．CMOS三態(tài)門工作原理：當(dāng)EN=0時(shí)，TP2和TN2同時(shí)導(dǎo)通，為正常的非門，輸出本文檔共47頁；當(dāng)前第41頁；編輯于星期一\8點(diǎn)59分4．CMOS傳輸門工作原理：（設(shè)兩管的開啟電壓VTN=|VTP|）（1）當(dāng)C接高電平VDD，接低電平0V時(shí)，若Vi在0V～VDD的范圍變化，至少有一管導(dǎo)通，相當(dāng)于一閉合開關(guān)，將輸入傳到輸出，即Vo=Vi。（2）當(dāng)C接低電平0V，接高電平VDD，Vi在0V～VDD的范圍變化時(shí)，TN和TP都截止，輸出呈高阻狀態(tài)，相當(dāng)于開關(guān)斷開。本文檔共47頁；當(dāng)前第42頁；編輯于星期一\8點(diǎn)59分1．CMOS邏輯門電路的系列（1）基本的CMOS——4000系列。（2）高速的CMOS——HC系列。（3）與TTL兼容的高速CMOS——HCT系列。2．CMOS邏輯門電路主要參數(shù)的特點(diǎn)（1）VOH（min）=0.9VDD；VOL（max）=0.01VDD。所以CMOS門電路的邏輯擺幅（即高低電平之差）較大。（2）閾值電壓Vth約為VDD/2。（3）CMOS非門的關(guān)門電平VOFF為0.45VDD，開門電平VON為0.55VDD。因此，其高、低電平噪聲容限均達(dá)0.45VDD。（4）CMOS電路的功耗很小，一般小于1mW/門；（5）因CMOS電路有極高的輸入阻抗，故其扇出系數(shù)很大，可達(dá)50。四、CMOS邏輯門電路的系