R系列PXIe總線高性能技術(shù)用于自定義數(shù)字應(yīng)用

R系列PXIe總線高性能技術(shù)用于自定義數(shù)字應(yīng)用1.概述NIR系列多功能RIO設(shè)備具有用戶定義的板載處理功能，使系統(tǒng)定時及觸發(fā)具有高度的靈活性。R系列硬件采用用戶可編程的FPGA來替代用于控制設(shè)備功能的固定式ASIC芯片，使得所有模擬和數(shù)字I/O通道均可針對特定應(yīng)用進(jìn)行配置。使用LabVIEWFPGA模塊，您無需深入了解硬件描述語言就可以通過LabVIEW控制硬件來實(shí)現(xiàn)智能數(shù)據(jù)采集、閉環(huán)控制、數(shù)字通信協(xié)議、傳感器仿真和內(nèi)聯(lián)信號處理等功能。LabVIEWRIO架構(gòu)十多年來，工程師和科學(xué)家們已經(jīng)使用R系列設(shè)備和LabVIEW可重配置I/O架構(gòu)來增強(qiáng)基于PC的電子系統(tǒng)的功能，進(jìn)而獲得應(yīng)用所需要的性能、穩(wěn)定性和確定性。這篇白皮書主要介紹了PXIe總線數(shù)字I/O類的R系列設(shè)備，這是R系列家族中最新的高性能技術(shù)，可用于自定義數(shù)字應(yīng)用。2.Kintex-7提升性能和功能

Xilinx公司的Kintex-7FPGA擁有和前代高端FPGA相同的資源容量和性能，但是功耗僅為前代高端FPGA芯片的一半，非常適用于PXIe總線數(shù)字I/O類的R系列設(shè)備。與前代數(shù)字I/O類R系列設(shè)備相比，功耗的大幅降低使得每個設(shè)備可以分配更多的數(shù)字信號處理(DSP)資源。隨著邏輯資源和DSP資源的增多，您可以借助使用愈加廣泛的信號處理技術(shù)和實(shí)時分析技術(shù)來實(shí)現(xiàn)更復(fù)雜的算法，解決日益增長的I/O數(shù)據(jù)速率和當(dāng)今應(yīng)用復(fù)雜程度所帶來的問題。表格1比較了PXIe總線數(shù)字I/O類R系列設(shè)備所使用的FPGA和前代PXI總線R系列設(shè)備使用的FPGA。表1.

PXI和PXIe總線R系列設(shè)備中的FPGA比較3.新特性PXIe總線數(shù)字I/O類R系列設(shè)備具有一些優(yōu)于PXI總線R系列設(shè)備的新特性。這些特性包括用戶可選擇的邏輯電平、更快的數(shù)字I/O速率、DRAM選項、更高的數(shù)據(jù)流盤能力以及外部時鐘輸入。R系列設(shè)備使用一個可編程的FPGA來替代固定功能的ASIC芯片來控制設(shè)備的功能，所以您可以通過配置I/O來滿足特定應(yīng)用需求。使用LabVIEWFPGA，單塊硬件就可以滿足最苛刻的要求，并且可以輕松重配置以滿足將來應(yīng)用的需求。圖3的例子展示了如何使用LabVIEWFPGA編程實(shí)現(xiàn)在R系列設(shè)備的數(shù)字I/O線上連續(xù)讀寫數(shù)據(jù)。使用R系列設(shè)備實(shí)現(xiàn)簡單的DIO功能可選的數(shù)字邏輯電平

R系列設(shè)備的靈活性使得諸如與自定義數(shù)字協(xié)議進(jìn)行通信等關(guān)鍵應(yīng)用的實(shí)現(xiàn)成為可能。例如，您可以把協(xié)議編解碼部分放到R系列設(shè)備的FPGA上從而減輕您的上位機(jī)CPU處理負(fù)擔(dān)，簡化上位機(jī)程序，使上位機(jī)程序直接使用數(shù)據(jù)進(jìn)行工作而不用接觸底層協(xié)議信號。另一個例子是和某些設(shè)備進(jìn)行協(xié)議通信，這些設(shè)備需要在一個固定的時間范圍內(nèi)響應(yīng)特定的信號。FPGA通過板載資源處理特定的數(shù)據(jù)而不用把數(shù)據(jù)在FPGA和CPU之間來回傳遞，F(xiàn)PGA降低了延時，使您有能力實(shí)現(xiàn)第二個例子中提到的需求。然而，并非所有的待測設(shè)備（DUT）都有相同的通信邏輯電平。可編程選擇數(shù)字邏輯電平的功能讓您在使用PXIe總線數(shù)字I/O類R系列設(shè)備的時候，能夠直接與DUT連接，可編程選擇的數(shù)字邏輯電平包括：3.3V，2.5V，1.8V，1.5V和1.2V。

PXIe總線數(shù)字I/O類R系列設(shè)備提供可選擇的數(shù)字邏輯電平更快的DIO速率

除了可選擇數(shù)字邏輯電平以外，PXIe數(shù)字I/O類R系列設(shè)備與前代設(shè)備相比還提供了更快的DIO速率。這些新設(shè)備上的DIO支持的最高頻率可達(dá)80MHz。表2.

PXI和PXIe數(shù)字I/O類R系列設(shè)備的最大DIO頻率和需要的附件為了支持更高的速率，NI設(shè)計了新的線纜和接線盒附件。PXIe數(shù)字I/O類R系列設(shè)備使用SHC68-C68-RDIO2線纜和SCB-68HSDIO接線盒替代前代設(shè)備使用的SHC68-68-RDIO線纜和SCB-68A接線盒。PXIe數(shù)字I/O類R系列設(shè)備使用高性能附件支持對高性能信號的訪問這些附件在FPGA和DUT之間提供阻抗匹配連接，這允許R系列設(shè)備運(yùn)行在更高的速率上，同時還具有高度的信號完整性。DRAM

許多高性能儀器使用DRAM作為本地存儲。PXIe數(shù)字I/O類R系列設(shè)備提供DRAM資源，這樣您可以完全自由地把這種形式的本地存儲資源整合到您自己的應(yīng)用中。典型的DRAM用途包括為基于記錄的采集/生成應(yīng)用提供簡單的本地存儲，以及為通道仿真實(shí)現(xiàn)長延時鏈等。表3.

PXIeR系列DRAM選項數(shù)據(jù)流盤

許多應(yīng)用需要把數(shù)據(jù)從一個地方流盤到另一個地方。這種數(shù)據(jù)流盤可以是在主機(jī)CPU和單個硬件模塊之間，也可以是從一個模塊到另一個模塊而根本不經(jīng)過主機(jī)。第一種主機(jī)和R系列設(shè)備上的FPGA之間進(jìn)行的數(shù)據(jù)流盤通過一個DMAFIFO來實(shí)現(xiàn)，DMAFIFO允許FPGA像使用自己的資源一樣使用主機(jī)的RAM來在FPGA之間傳輸數(shù)據(jù)。前代的R系列設(shè)備具有3個DMAFIFO，這3個DMAFIFO在單方向上可以獨(dú)立使用。使用PXIe-782xR系列新家族成員，您可以訪問16個獨(dú)立的DMA通道，這16個通道您可以用于傳輸數(shù)據(jù)，傳輸方向可以是從終端到主機(jī)也可以是從主機(jī)到終端。第二種流盤是完全不經(jīng)過主機(jī)的模塊到模塊的方式。這一過程就是大家熟悉的點(diǎn)對點(diǎn)（P2P）數(shù)據(jù)流盤。NIP2P數(shù)據(jù)流盤技術(shù)使用PCIe總線，允許多個儀器之間直接點(diǎn)到點(diǎn)傳輸數(shù)據(jù)，不用經(jīng)過主機(jī)處理器或者內(nèi)存。該技術(shù)使得一個系統(tǒng)中的設(shè)備之間可以共享信息而不會加重其他系統(tǒng)資源的負(fù)擔(dān)。除了PXIe總線的數(shù)字I/O類R系列設(shè)備，PXIe總線的FlexRIO模塊也支持NIP2P技術(shù)，PXIe總線的數(shù)字化儀、矢量信號分析儀、矢量信號發(fā)生器和任意波形發(fā)生器也都支持NIP2P技術(shù)。打算了解更多關(guān)于P2P數(shù)據(jù)流盤的信息，請訪問點(diǎn)對點(diǎn)數(shù)據(jù)流介紹。外部時鐘

當(dāng)使用前代R系列設(shè)備編程時，您得使用40MHz時基或者從時基衍生出一個時鐘來。時基為硬件中的數(shù)字信號，可用作FPGA應(yīng)用的時鐘。衍生時鐘是由時基創(chuàng)建而來的一個時鐘，您同樣可以使用衍生時鐘作為FPGA應(yīng)用的時鐘。時基和衍生時鐘有助于您指定單周期定時循環(huán)的執(zhí)行速率。然而，當(dāng)您在LabVIEW項目中創(chuàng)建一個衍生時鐘時，LabVIEW會找一個FPGA實(shí)際支持且與目標(biāo)頻率最接近的頻率作為衍生時鐘的頻率，這樣的頻率也許不能滿足您的特定應(yīng)用的需求。在PXIe總線的數(shù)字I/O類R系列設(shè)備中，您可以把多達(dá)4個外部的穩(wěn)定時鐘源導(dǎo)入到LabVIEW中，并以這些指定的時鐘速