淺析FPGA原型驗(yàn)證系統(tǒng)的時(shí)鐘資源

淺析FPGA原型驗(yàn)證系統(tǒng)的時(shí)鐘資源如果SoC設(shè)計(jì)規(guī)模小，在單個(gè)FPGA內(nèi)可以容納，那么只要系統(tǒng)中的FPGA具有所SoC所設(shè)計(jì)需要時(shí)鐘的數(shù)量，SoC時(shí)鐘網(wǎng)絡(luò)將由FPGA中的復(fù)雜時(shí)鐘網(wǎng)絡(luò)來(lái)解決，包括PLL、時(shí)鐘分頻、倍頻以及本地時(shí)鐘和全局時(shí)鐘之間的同步。一旦SoC設(shè)計(jì)規(guī)模很大，必須跨多個(gè)FPGA進(jìn)行分區(qū)，則時(shí)鐘方案的復(fù)雜性就上來(lái)了。實(shí)際上，整個(gè)原型驗(yàn)證系統(tǒng)的時(shí)鐘網(wǎng)絡(luò)結(jié)構(gòu)的頂層需要由FPGA原型驗(yàn)證系統(tǒng)板級(jí)解決，而不是在FPGA芯片內(nèi)部解決，因?yàn)椴煌現(xiàn)PGA芯片內(nèi)部的時(shí)鐘源很難做到同步。我們可以將整個(gè)FPGA原型驗(yàn)證系統(tǒng)的硬件電路板視為“超級(jí)FPGA”，是一個(gè)更加宏觀的系統(tǒng)，由FPGA加上將它們連接到整體平臺(tái)中的頂級(jí)時(shí)鐘資源連合組成。要在原型驗(yàn)證系統(tǒng)的電路板級(jí)復(fù)制FPGA的時(shí)鐘功能的完整層次結(jié)構(gòu)，需要與每個(gè)FPGA內(nèi)部的資源類似的資源。例如，我們需要板級(jí)PLL、時(shí)鐘復(fù)用、時(shí)鐘分頻器和乘法器、時(shí)鐘同步電路等等。在許多情況下，我們可以通過(guò)使用工具或者技巧將SoC系統(tǒng)中的時(shí)鐘簡(jiǎn)化為在FPGA原型驗(yàn)證系統(tǒng)電路板上處理的時(shí)鐘來(lái)簡(jiǎn)化這一需求。例如，將SoC設(shè)計(jì)的一些門(mén)控時(shí)鐘轉(zhuǎn)換為等效的全局FPGA時(shí)鐘，加上和此同源關(guān)系的時(shí)鐘啟用，以減少時(shí)鐘域的總數(shù)。這種門(mén)控時(shí)鐘轉(zhuǎn)換可以在不改變RTL的情況下自動(dòng)進(jìn)行。將靈活的時(shí)鐘資源構(gòu)建到一個(gè)FPGA原型驗(yàn)證系統(tǒng)的電路板中，以滿足各種SoC設(shè)計(jì)的要求，需要大量的經(jīng)驗(yàn)和專業(yè)知識(shí)。電路板僅使用時(shí)鐘源和映射特定SoC設(shè)計(jì)所需的其他資源，這肯定比為所有基于FPGA的原型驗(yàn)證完全靈活使用要容易得多。然而，如果設(shè)計(jì)在項(xiàng)目期間發(fā)生某種程度的變化，時(shí)鐘資源靈活性不足的母板將對(duì)分區(qū)決策造成更大的限制。這也將大大降低整個(gè)FPGA原型驗(yàn)證系統(tǒng)電路板在多個(gè)項(xiàng)目中使用的能力，因?yàn)橐粋€(gè)SoC項(xiàng)目的時(shí)鐘資源可能與后續(xù)項(xiàng)目的時(shí)鐘資源不匹配，我們需要的是一個(gè)通用的原型驗(yàn)證平臺(tái)。板間匹配時(shí)鐘延遲SoC中的時(shí)鐘系統(tǒng)將在實(shí)際流片的芯片中實(shí)現(xiàn)，并對(duì)時(shí)鐘分配延遲進(jìn)行嚴(yán)格控制和分析。當(dāng)這樣的SoC系統(tǒng)被拆分到多個(gè)FPGA時(shí)，我們不能在系統(tǒng)FPGA時(shí)鐘網(wǎng)絡(luò)中引入偏差。將SoC設(shè)計(jì)劃分為多個(gè)FPGA，那么就需要控制FPGA間延遲，特別是如果要使用多個(gè)FPGA平臺(tái)板間級(jí)聯(lián)，則需要控制板間延遲。其中一些可以通過(guò)適當(dāng)?shù)叵拗艶PGA工具來(lái)完成，并且可以通過(guò)降低原型的總體目標(biāo)時(shí)鐘速度來(lái)簡(jiǎn)化任務(wù)。然而，無(wú)論時(shí)鐘速度如何，減輕這一任務(wù)的最佳方法是設(shè)計(jì)具有匹配和可預(yù)測(cè)時(shí)鐘分布資源的板級(jí)電路。作為延遲匹配的一個(gè)例子，我們看Synopsys?HAPS?系列電路板。這些都是用延遲量來(lái)布置的，這些延遲量在時(shí)鐘分布路徑的關(guān)鍵點(diǎn)處重復(fù)。延遲X和Y，它們?cè)陔娐钒逶O(shè)計(jì)期間用作基本值。Y是典型時(shí)鐘沿具有高質(zhì)量屏蔽和同軸連接器的特定標(biāo)準(zhǔn)長(zhǎng)度同軸電纜的延遲，該同軸電纜大量生產(chǎn)并廣泛用于基于HAPS的平臺(tái)。具有相對(duì)恒定延遲的單一類型和長(zhǎng)度的電纜意味著板載可以設(shè)計(jì)為相同值Y。對(duì)于PCB設(shè)計(jì)者來(lái)說(shuō)，延遲電路板上的匹配是一件小事，盡管采用的Z字形跡線布線可能會(huì)增加對(duì)額外電路板布線層的需求。另一個(gè)延遲量X是FPGA引腳和附近連接器之間的線延遲，保持恒定相對(duì)簡(jiǎn)單。X和Y的值將是給定系列電路板的特征值，例如，對(duì)于一系列電路板，X=0.44ns，Y=1.45ns。小心地，可以在新電路板設(shè)計(jì)中保持X和Y值，以便在同一原型中更容易地混合舊電路板和新電路板。我們現(xiàn)在可以從圖中看到，時(shí)鐘源和任何FPGA時(shí)鐘引腳之間的時(shí)鐘延遲將是相同的值，2X+Y。PLL對(duì)于消除交叉板時(shí)鐘中的插入延遲非常有用網(wǎng)絡(luò)可以減少原型不同部分之間的時(shí)鐘偏差。圖中顯示了驅(qū)動(dòng)四個(gè)FPGA的板級(jí)PLL。通過(guò)使用長(zhǎng)度匹配，可以使每個(gè)FPGA時(shí)鐘輸入端的短截線和PLL輸出端的短截線等于值X。在生產(chǎn)運(yùn)行中，X的絕對(duì)值可能會(huì)變化，但對(duì)于任何給定的電路板都足夠一致。另外，F(xiàn)PGA通過(guò)等長(zhǎng)電纜或延遲Y連接到PLL輸出。強(qiáng)烈建議使用同軸電纜和高保真時(shí)鐘連接，以獲得最佳可靠性和性能。我們可以看到從PLL到每個(gè)FPGA的板上延遲是匹配的。為了在“超級(jí)FPGA”的頂層提供必要的時(shí)鐘資源，電路板應(yīng)包括PLL功能，這對(duì)于許多任務(wù)都很有用。盡管所使用的FPGA可能包括其自己的PLL功能，但電路板應(yīng)包括分立的PLL設(shè)備，例如從眾多供應(yīng)商商購(gòu)的那些。系統(tǒng)時(shí)鐘生成一旦了解FPGA原型驗(yàn)證系統(tǒng)中的可用時(shí)鐘資源，我們應(yīng)該確定哪些額外的外部時(shí)鐘源并正確利用它們，并為所有未來(lái)應(yīng)用保持最大的靈活性。時(shí)鐘來(lái)源于哪里？FPGA板上的時(shí)鐘源生成。主板外部時(shí)鐘源。在FPGA中的時(shí)鐘源生成。需要什么時(shí)鐘速率？估計(jì)可能的FPGA時(shí)鐘頻率范圍。計(jì)劃生成具有一定精度的任意時(shí)鐘速率?？梢匀萑淌裁礃拥臅r(shí)鐘偏移？FPGA間同步：確保所有FPGA以可接受的偏差接收時(shí)鐘源。板間同步：在大型系統(tǒng)中，確保所有時(shí)鐘以可接受的偏差到達(dá)所有FPGA。在解決上述問(wèn)題時(shí)，通?？赡馨ㄒ韵麓蟛糠只蛉恳兀喊遢d時(shí)鐘合成：通常是由晶振參考驅(qū)動(dòng)的PLL，具有可配置的參數(shù)以選擇所需的時(shí)鐘頻率。為了增加靈活性，晶振是可移除的?？赡苄枰鄠€(gè)時(shí)鐘發(fā)生器來(lái)支持具有多個(gè)時(shí)鐘的系統(tǒng)。輸入時(shí)鐘源選擇器：考慮到可以從中獲取時(shí)鐘的多個(gè)源，例如本地（板上、FPGA）或外部，應(yīng)實(shí)現(xiàn)時(shí)鐘源多路復(fù)用器。多路復(fù)用器的管理可以通過(guò)手動(dòng)開(kāi)關(guān)進(jìn)行，也可以通過(guò)單獨(dú)的軟件實(shí)用程序進(jìn)行編程。時(shí)鐘分布：無(wú)論時(shí)鐘源如何，時(shí)鐘分布必須確保時(shí)鐘以可接受的偏差在整個(gè)FPGA系統(tǒng)當(dāng)中。過(guò)度偏斜可能會(huì)導(dǎo)致不正確的邏輯傳播，并降低兩個(gè)或多個(gè)FPGA或子系統(tǒng)之間的的裕度，從而將同步信號(hào)傳遞給彼此。在保持可接受的信號(hào)質(zhì)量的同時(shí)，必須考慮和均衡板間和連接器延遲。外部時(shí)鐘源：必須考慮從一個(gè)FPGA板到另一個(gè)FPGA板的傳播延遲，并且應(yīng)通過(guò)適當(dāng)?shù)南嘁苼?lái)均衡傳播延遲。必須特別注意在時(shí)鐘路徑的源和目標(biāo)之間級(jí)聯(lián)多個(gè)PLL的情況，因?yàn)槿绻O(shè)計(jì)不當(dāng)，可能會(huì)發(fā)生不穩(wěn)定和鎖不住穩(wěn)定時(shí)鐘的情況。特殊的高速時(shí)鐘：除了應(yīng)用時(shí)鐘之外，可能需要高速時(shí)鐘在一個(gè)引腳上多路復(fù)用多個(gè)信號(hào)。這通常在兩個(gè)FPGA之間的信號(hào)數(shù)量大于它們之間的可用引腳數(shù)量時(shí)使用。使用高速時(shí)鐘，信號(hào)可以在源端的單