(精品論文)eda課程設(shè)計—搶答器

EDA課程設(shè)計報告報 告 題 目： 作者所在系部： 作者所在專業(yè)： 作者所在班級： 作 者 姓 名 ： 指導(dǎo)教師姓名： 完 成 時 間 ： 內(nèi)容摘要搶答器是為智力競賽參賽者答題時進(jìn)行搶答而設(shè)計的一種優(yōu)先判決器電路，競賽者可以分為若干組，搶答時各組對主持人提出的問題要在最短的時間內(nèi)做出判斷，并按下?lián)尨鸢存I回答問題。當(dāng)?shù)谝粋€人按下按鍵后，則在顯示器上顯示該組的號碼，對應(yīng)的燈亮，同時電路將其他各組按鍵封鎖，使其不起作用。若搶答時間內(nèi)無人搶答，則報警燈亮?；卮鹜陠栴}后，由主持人將所有按鍵恢復(fù)，重新開始下一輪搶答。因此要完成搶答器的邏輯功能，該電路應(yīng)包括搶答器鑒別模塊、搶答器計數(shù)模塊、報警模塊、譯碼模塊、分頻模塊。關(guān)鍵詞：搶答鑒別 封鎖 計數(shù) 報警Abstract Responder is the answer for the quiz participants to answer in the design when a priority decision circuit, and the race can be divided into several groups, answer in each group on the host issues raised in the shortest possible time to make judgments , and press the answer in answer key. After pressing the button when the first person, then the display shows the number of the group, the corresponding lights, while other groups will be key circuit block, it does not work. If the answer in time, no answer in, the alarm lights. Answering questions, all the keys from the host to restore and re-start the next round of the Responder. So to complete the answering device logic functions, the circuit should include Responder identification module, Responder counting module, alarm module, decoding module, frequency module. KEY: Responder Identification Blockade Count Alarm一、 設(shè)計要求1.搶答器同時供4名選手或4個代表隊比賽，分別用4個按鈕S0 S3表示。2.設(shè)置一個系統(tǒng)清除和搶答控制開關(guān)rst，該開關(guān)由主持人控制。3搶答器具有鎖存與顯示功能。即選手按動按鈕，鎖存相應(yīng)的編號，并在LED和數(shù)碼管上顯示，同時提示燈亮。選手搶答實行優(yōu)先鎖存，優(yōu)先搶答選手的編號一直保持到主持人將系統(tǒng)清除為止。4. 搶答器具有定時搶答功能，且一次搶答的時間由主持人設(shè)定（如20秒）5. 如果定時時間已到，無人搶答，本次搶答無效，系統(tǒng)報警并禁止搶答，定時顯示器上顯示20。二、方案設(shè)計與論證1、 概述將該任務(wù)分成五個模塊進(jìn)行設(shè)計，分別為：搶答器鑒別模塊、搶答器計時模塊、報警模塊、分頻模塊、譯碼模塊。2、 搶答器鑒別模塊：在這個模塊中主要實現(xiàn)搶答過程中的搶答功能，并能對超前搶答進(jìn)行警告，還能記錄無論是正常搶答還是朝前搶答者的臺號，并且能實現(xiàn)當(dāng)有一路搶答按鍵按下時，該路搶答信號將其余的搶答信號封鎖的功能。其中有四個搶答信號s0、s1、s2、s3；搶答狀態(tài)顯示信號states；搶答與警報時鐘信號clk2；系統(tǒng)復(fù)位信號rst；警報信號warm。3、 搶答器計數(shù)模塊：在這個模塊中主要實現(xiàn)搶答過程中的計時功能，在有搶答開始后進(jìn)行20秒的倒計時，并且在20秒倒計時后無人搶答顯示超時并報警。其中有搶答時鐘信號clk1；系統(tǒng)復(fù)位信號rst；搶答使能信號start；無人搶答警報信號warn；計時中止信號stop；計時十位和個位信號tb，ta。4、 報警模塊：在這個模塊中主要實現(xiàn)搶答過程中的報警功能，當(dāng)主持人按下控制鍵，有限時間內(nèi) 人搶答或是計數(shù)到時蜂鳴器開始報警，計數(shù)停止信號stop；狀態(tài)輸出信號alm；計數(shù)脈沖clk。5、 譯碼模塊：在這個模塊中主要實現(xiàn)搶答過程中將BCD碼轉(zhuǎn)換成7段的功能。6、 分頻模塊：在這個模塊中主要實現(xiàn)搶答過程中所需的時鐘信號。7、 頂層文件：在這個模塊中是對前五個模塊的綜合編寫的頂層文件。三、單元電路設(shè)計（一）搶答鑒別模塊1.VHDL源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity xuanshou is port(rst,clk2:in std_logic; s0,s1,s2,s3:in std_logic; states:buffer std_logic_vector(3 downto 0); light:buffer std_logic_vector(3 downto 0);warm:out std_logic);end xuanshou ;architecture one of xuanshou issignal st:std_logic_vector(3 downto 0);beginp1:process(s0,rst,s1,s2,s3,clk2) begin if rst=0 then warm=0;st=0000; elsif clk2event and clk2=1 then if (s0=1 or st(0)=1)and not( st(1)=1 or st(2)=1 or st(3)=1 ) then st(0)=1; end if ; if (s1=1 or st(1)=1)and not( st(0)=1 or st(2)=1 or st(3)=1 ) then st(1)=1; end if ; if (s2=1 or st(2)=1)and not( st(0)=1 or st(1)=1 or st(3)=1 ) then st(2)=1; end if ; if (s3=1 or st(3)=1)and not( st(0)=1 or st(1)=1 or st(2)=1 ) then st(3)=1; end if ;warm=st(0) or st(1) or st(2) or st(3);end if ;end process p1;p2:process(states(0),states(1),states(2),states(3),light) begin if (st=0000) then states=0000; elsif (st=0001) then states=0001;elsif (st=0010) then states=0010; elsif (st=0100) then states=0011;elsif (st=1000) then states=0100; end if; light=st;end process p2;end one;2. 搶答鑒別仿真圖3搶答鑒別元件圖（二）計數(shù)模塊1. VHDL源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity JS is port(clk1,rst,start,stop:in std_logic; ta,tb:buffer std_logic_vector(3 downto 0);end JS;architecture one of JS issignal co:std_logic;beginp1:process(clk1,rst,start,stop,ta) begin if rst=0 or stop=1 then ta=0000; elsif clk1event and clk1=1 then co=0; if start=1 then if ta=0000 then ta=1001;co=1; else ta=ta-1; end if; end if; end if;end process p1;p2:process(co,rst,start,stop,tb) begin if rst=0 or stop=1 then tb=0010; elsif coevent and co=1 then if start=1 then if tb=0000 then tb=0011; else tb=tb-1; end if; end if; end if;end process p2;end one ;2.計數(shù)仿真圖3.計數(shù)元件圖 （三）報警模塊1. VHDL源程序library ieee;use ieee.std_logic_1164.all;entity shengyin isport(rst:in std_logic; warn:in std_logic; clk:in std_logic; ta,tb:in integer range 0 to 9; stop:in std_logic; alm:out std_logic ); end; architecture bhv of shengyin is begin process(warn,ta,tb,stop,clk) begin if rst=0then alm=0; elsif stop=1then alm=0; elsif ta=0 and tb=0 then alm=clk; elsif warn=1then alm=clk; else almdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdout=1111111; END CASE; END PROCESS; END rtl;2.譯碼元件圖（五）分頻模塊（用500HZ的時鐘和1HZ的計數(shù)時鐘）1Div100library ieee; use ieee.std_logic_1164.all; entity div100 is port( clk:in std_logic; clk100:out std_logic ); end div100; architecture art of div100 is signal num: integer range 0 to 99; signal temp:std_logic; begin process(clk) begin if clkevent and clk=1thenif num=99 then num=0;temp=not temp;else num=num+1; end if; clk100=temp; end if; end process; end art; 仿真圖：Div100元件圖：2.DIV50M:這是一個50M分頻，將50MHZ的信號分為1HZ。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY fenpin ISPORT(clk : IN STD_LOGIC;clk50 : OUT STD_LOGIC);END fenpin;ARCHITECTURE rtl OF fenpin ISSIGNAL count : STD_LOGIC_VECTOR(25 DOWNTO 0);BEGINPROCESS(clk)BEGINIF (clkevent AND clk=1) THENIF(count=10111110101111000010000000) THENCount =00000000000000000000000000;ELSECount = count +1;END IF ;END IF ;END PROCESS;PROCESS(clk)BEGINIF (clkevent AND clk=1) THENIF(count=10111110101111000010000000) THENclk50 = 1;ELSEclk50 = 0;END IF ;END IF ;END PROCESS;END; fenpin元件圖（六）頂層文件1.仿真圖：2. QDQ_1主電路圖連線四 鎖定引腳及下載1.選擇鎖定引腳，再重新編譯一次。在編程窗的Mode中選擇Active Serial programming編程模式，打開編程文件，選中QD