第1章數(shù)字系統(tǒng)設(shè)計(jì)與EDA技術(shù)

1、121.1 1.1 數(shù)字系統(tǒng)的設(shè)計(jì)數(shù)字系統(tǒng)的設(shè)計(jì)1.2 EDA1.2 EDA技術(shù)與技術(shù)與PLDPLD1.3 IP1.3 IP核復(fù)用技術(shù)與核復(fù)用技術(shù)與SOCSOC1.4 1.4 數(shù)字系統(tǒng)的實(shí)現(xiàn)方式數(shù)字系統(tǒng)的實(shí)現(xiàn)方式1.5 1.5 數(shù)字系統(tǒng)的設(shè)計(jì)描述方法數(shù)字系統(tǒng)的設(shè)計(jì)描述方法 第第1 1章章 數(shù)字系統(tǒng)設(shè)計(jì)與數(shù)字系統(tǒng)設(shè)計(jì)與EDAEDA技術(shù)技術(shù)31.1 1.1 數(shù)字系統(tǒng)的設(shè)計(jì)數(shù)字系統(tǒng)的設(shè)計(jì)一、數(shù)字系統(tǒng)的概念一、數(shù)字系統(tǒng)的概念二、傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法二、傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法三、現(xiàn)代的數(shù)字系統(tǒng)設(shè)計(jì)方法三、現(xiàn)代的數(shù)字系統(tǒng)設(shè)計(jì)方法41.1 1.1 數(shù)字系統(tǒng)的設(shè)計(jì)數(shù)字系統(tǒng)的設(shè)計(jì)一、數(shù)字系統(tǒng)的概念一、數(shù)字系統(tǒng)

2、的概念 電子系統(tǒng)電子系統(tǒng)1. 1. 數(shù)字系統(tǒng)數(shù)字系統(tǒng)凡是可完成一個(gè)特定功能的完整的電子裝置。由一組電子元件或基本電子單元電路相互連接、相互作用而形成的電路整體，能按特定的控制信號(hào)，去執(zhí)行所設(shè)想的功能。 模擬電子系統(tǒng) 數(shù)字（電子）系統(tǒng) 模擬-數(shù)字混合電子系統(tǒng) 51.1 1.1 數(shù)字系統(tǒng)的設(shè)計(jì)數(shù)字系統(tǒng)的設(shè)計(jì) 模擬電子系統(tǒng)模擬電子系統(tǒng)由若干模擬集成電路、單元電路和分立元器件組成，對(duì)由若干模擬集成電路、單元電路和分立元器件組成，對(duì)模擬模擬信號(hào)進(jìn)行檢測(cè)、處理、變換和產(chǎn)生的電子系統(tǒng)。信號(hào)進(jìn)行檢測(cè)、處理、變換和產(chǎn)生的電子系統(tǒng)。 數(shù)字（電子）系統(tǒng)數(shù)字（電子）系統(tǒng)由若干數(shù)字電路和邏輯部件組成，處理及傳送由若干數(shù)

3、字電路和邏輯部件組成，處理及傳送數(shù)字?jǐn)?shù)字信信號(hào)。號(hào)。凡是利用數(shù)字技術(shù)對(duì)數(shù)字信息進(jìn)行處理、傳輸?shù)碾娮酉捣彩抢脭?shù)字技術(shù)對(duì)數(shù)字信息進(jìn)行處理、傳輸?shù)碾娮酉到y(tǒng)。統(tǒng)。工作穩(wěn)定可靠，抗干擾能力強(qiáng)；工作穩(wěn)定可靠，抗干擾能力強(qiáng)；精確度高；精確度高；便于大規(guī)模集成，易于實(shí)現(xiàn)小型化；便于大規(guī)模集成，易于實(shí)現(xiàn)小型化；便于模塊化；便于模塊化；便于加密、解密。便于加密、解密。61.1 1.1 數(shù)字系統(tǒng)的設(shè)計(jì)數(shù)字系統(tǒng)的設(shè)計(jì) 模擬模擬- -數(shù)字混合電子系統(tǒng)數(shù)字混合電子系統(tǒng)由模擬電子電路和數(shù)字電子電路組成的電子系統(tǒng)。 主要用于過(guò)程控制和各種儀器儀表中，完成對(duì)如溫度、主要用于過(guò)程控制和各種儀器儀表中，完成對(duì)如溫度、壓力、流量、

4、速度等物理量的測(cè)量、控制和顯示等。壓力、流量、速度等物理量的測(cè)量、控制和顯示等。溫度溫度電壓電壓大信號(hào)大信號(hào)數(shù)字?jǐn)?shù)字信號(hào)信號(hào)控制控制信號(hào)信號(hào)模擬模擬信號(hào)信號(hào)圖圖1-1 1-1 水溫自動(dòng)控制系統(tǒng)水溫自動(dòng)控制系統(tǒng) 71.1 1.1 數(shù)字系統(tǒng)的設(shè)計(jì)數(shù)字系統(tǒng)的設(shè)計(jì) 數(shù)字電路數(shù)字電路：對(duì)數(shù)字信號(hào)進(jìn)行對(duì)數(shù)字信號(hào)進(jìn)行算術(shù)算術(shù)運(yùn)算和運(yùn)算和邏輯邏輯運(yùn)算的電路運(yùn)算的電路。 數(shù)字集成電路數(shù)字集成電路：在一塊半導(dǎo)體基片上，把眾多的數(shù)字電路在一塊半導(dǎo)體基片上，把眾多的數(shù)字電路基本單元制作在一起形成的數(shù)字電路基本單元制作在一起形成的數(shù)字電路 。 數(shù)字集成電路按集成度分?jǐn)?shù)字集成電路按集成度分 每塊包含基本元件數(shù)每塊包含基本

5、元件數(shù)小規(guī)模集成電路SSIC， 10 100個(gè)；中規(guī)模集成電路MSIC， 100 1000個(gè)；大規(guī)模集成電路LSIC， 1000 10000個(gè)；超大規(guī)模集成電路VLSIC， 10000個(gè)以上。 2. 2. 數(shù)字集成電路數(shù)字集成電路81.1 1.1 數(shù)字系統(tǒng)的設(shè)計(jì)數(shù)字系統(tǒng)的設(shè)計(jì) 按邏輯功能的特點(diǎn)分按邏輯功能的特點(diǎn)分：（1 1）通用型通用型：具有很強(qiáng)的通用性，邏輯功能較簡(jiǎn)單，且固定具有很強(qiáng)的通用性，邏輯功能較簡(jiǎn)單，且固定不變。不變。（2 2）專(zhuān)用型專(zhuān)用型：即專(zhuān)用集成電路即專(zhuān)用集成電路ASICASIC（Application Specific Application Specific Integra

6、ted CircuitIntegrated Circuit），為某種專(zhuān)門(mén)用途而設(shè)計(jì)的集成電路。），為某種專(zhuān)門(mén)用途而設(shè)計(jì)的集成電路。 數(shù)字系統(tǒng)的發(fā)展得益于數(shù)字系統(tǒng)的發(fā)展得益于數(shù)字器件數(shù)字器件和和集成技術(shù)集成技術(shù)的發(fā)展。的發(fā)展。摩爾定律（摩爾定律（Moores lawMoores law）：每每1818個(gè)個(gè)月，芯片集成度提高月，芯片集成度提高1 1倍，功耗下降一半倍，功耗下降一半。91.1 1.1 數(shù)字系統(tǒng)的設(shè)計(jì)數(shù)字系統(tǒng)的設(shè)計(jì) SSICMSIC LSIC VLSIC SOC（System On Chip片上系統(tǒng)）片上系統(tǒng)）SOPC（System On a Programmable Chip，可編程

7、片上系統(tǒng)），可編程片上系統(tǒng)）3. 3. 數(shù)字器件的發(fā)展數(shù)字器件的發(fā)展4. 4. 集成（集成（ICIC，Integrated CircuitsIntegrated Circuits）技術(shù)的發(fā)展）技術(shù)的發(fā)展 芯片的工藝線(xiàn)寬越來(lái)越小芯片的工藝線(xiàn)寬越來(lái)越小 從從19971997年的年的0.350.35 m m，發(fā)展到現(xiàn)在的，發(fā)展到現(xiàn)在的90nm90nm。 設(shè)計(jì)周期越來(lái)越短設(shè)計(jì)周期越來(lái)越短 19971997年時(shí)需要年時(shí)需要12121818月，現(xiàn)在可能只需要半年甚至更短！月，現(xiàn)在可能只需要半年甚至更短！ 集成度越來(lái)越高集成度越來(lái)越高 從從19971997年的年的2020萬(wàn)萬(wàn)5050萬(wàn)門(mén)，發(fā)展到現(xiàn)在的幾千萬(wàn)

8、門(mén)。萬(wàn)門(mén)，發(fā)展到現(xiàn)在的幾千萬(wàn)門(mén)。101.1 1.1 數(shù)字系統(tǒng)的設(shè)計(jì)數(shù)字系統(tǒng)的設(shè)計(jì) 最具有代表性的最具有代表性的IC芯片：芯片：微控制芯片（MCU，Micro Control Unit）可編程邏輯器件（PLD，Programmable Logic Device） 數(shù)字信號(hào)處理器（DSP，Digital Signal Processor）大規(guī)模存儲(chǔ)芯片（RAM/ROM，Random Access Memory/Read Only Memory）光電集成芯片（OEIC，Optical Electronic IC） 以上這些器件構(gòu)成了現(xiàn)代以上這些器件構(gòu)成了現(xiàn)代數(shù)字系統(tǒng)的基石。數(shù)字系統(tǒng)的基石。111.1

9、 1.1 數(shù)字系統(tǒng)的設(shè)計(jì)數(shù)字系統(tǒng)的設(shè)計(jì)二、二、傳統(tǒng)傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法的數(shù)字系統(tǒng)設(shè)計(jì)方法n基于基于電路板電路板采用固定功能器件（通用型器采用固定功能器件（通用型器件），通過(guò)設(shè)計(jì)件），通過(guò)設(shè)計(jì)電路板電路板來(lái)實(shí)現(xiàn)系統(tǒng)功能來(lái)實(shí)現(xiàn)系統(tǒng)功能寫(xiě)出真值表或狀態(tài)表推出邏輯表達(dá)式化簡(jiǎn)邏輯電路圖用小規(guī)模邏輯器件來(lái)實(shí)現(xiàn)采用采用自下而上自下而上（Bottom UpBottom Up）的設(shè)計(jì)方法）的設(shè)計(jì)方法采用采用通用型通用型邏輯器件邏輯器件搭積木式的方式搭積木式的方式 在系統(tǒng)硬件設(shè)計(jì)的后期進(jìn)行仿真和調(diào)試在系統(tǒng)硬件設(shè)計(jì)的后期進(jìn)行仿真和調(diào)試 主要設(shè)計(jì)文件是主要設(shè)計(jì)文件是電路原理圖電路原理圖 121.1 1.1 數(shù)字系統(tǒng)

10、的設(shè)計(jì)數(shù)字系統(tǒng)的設(shè)計(jì)三、三、現(xiàn)代現(xiàn)代的數(shù)字系統(tǒng)設(shè)計(jì)方法的數(shù)字系統(tǒng)設(shè)計(jì)方法 基于基于芯片芯片采用采用PLDPLD，利用，利用EDAEDA開(kāi)發(fā)工具，開(kāi)發(fā)工具，通過(guò)通過(guò)芯片芯片設(shè)計(jì)來(lái)設(shè)計(jì)來(lái)實(shí)現(xiàn)系統(tǒng)功能實(shí)現(xiàn)系統(tǒng)功能。計(jì)算機(jī)計(jì)算機(jī)+EDA軟件軟件空白空白PLD+ 數(shù)字系統(tǒng)數(shù)字系統(tǒng)通常采用自上而下（Top Down）的設(shè)計(jì)方法采用可編程邏輯器件 在系統(tǒng)硬件設(shè)計(jì)的早期進(jìn)行仿真主要設(shè)計(jì)文件是用硬件描述語(yǔ)言編寫(xiě)的源程序降低了硬件電路設(shè)計(jì)難度自行定義器件內(nèi)部的邏輯和引腳寫(xiě)出真值表或狀態(tài)表 EDA開(kāi)發(fā)工具自動(dòng)進(jìn)行邏輯綜合 模擬仿真編程下載到PLD中131.1 1.1 數(shù)字系統(tǒng)的設(shè)計(jì)數(shù)字系統(tǒng)的設(shè)計(jì)特特 點(diǎn)點(diǎn)傳統(tǒng)方法傳

11、統(tǒng)方法現(xiàn)代方法現(xiàn)代方法采用器件采用器件通用型器件PLD設(shè)計(jì)對(duì)象設(shè)計(jì)對(duì)象電路板芯片設(shè)計(jì)方法設(shè)計(jì)方法自下而上自上而下仿真時(shí)期仿真時(shí)期系統(tǒng)硬件設(shè)計(jì)后期系統(tǒng)硬件設(shè)計(jì)早期主要設(shè)計(jì)文件主要設(shè)計(jì)文件電路原理圖HDL語(yǔ)言編寫(xiě)的程序表表1-1 1-1 數(shù)字系統(tǒng)的兩種設(shè)計(jì)方法比較數(shù)字系統(tǒng)的兩種設(shè)計(jì)方法比較141.1 1.1 數(shù)字系統(tǒng)的設(shè)計(jì)數(shù)字系統(tǒng)的設(shè)計(jì)1. 1.自上而下的設(shè)計(jì)（自上而下的設(shè)計(jì)（Top DownTop Down）占據(jù)主導(dǎo)地位 輔助的設(shè)計(jì)手段 功能模塊劃分子模塊設(shè)計(jì)系統(tǒng)級(jí)設(shè)計(jì)系統(tǒng)級(jí)設(shè)計(jì)功能級(jí)描述功能級(jí)描述功能仿真功能仿真門(mén)級(jí)描述門(mén)級(jí)描述時(shí)序仿真時(shí)序仿真若仿真未通若仿真未通過(guò)，則需修過(guò)，則需修改設(shè)計(jì)！改

12、設(shè)計(jì)！2.2.自下而上的設(shè)計(jì)（自下而上的設(shè)計(jì)（Bottom UpBottom Up）設(shè)計(jì)基本單元設(shè)計(jì)基本單元構(gòu)成子模塊構(gòu)成子模塊子系統(tǒng)子系統(tǒng)系統(tǒng)系統(tǒng)151.2 EDA1.2 EDA技術(shù)與技術(shù)與PLDPLD一、一、EDAEDA技術(shù)技術(shù)二、什么是二、什么是PLDPLD？三、三、PLDPLD的發(fā)展演變的發(fā)展演變四、四、EDAEDA技術(shù)與技術(shù)與PLDPLD的關(guān)的關(guān)系系161.2 EDA1.2 EDA技術(shù)與技術(shù)與PLDPLD一、一、EDAEDA技術(shù)技術(shù)1 1什么是什么是EDAEDA技術(shù)？技術(shù)？ EDAEDA：Electronic Design AutomationElectronic Design Au

13、tomation（電子設(shè)計(jì)自動(dòng)化）（電子設(shè)計(jì)自動(dòng)化） 是在是在電子產(chǎn)品電子產(chǎn)品的設(shè)計(jì)開(kāi)發(fā)工作中使用的設(shè)計(jì)開(kāi)發(fā)工作中使用計(jì)算機(jī)計(jì)算機(jī)和和計(jì)算機(jī)網(wǎng)絡(luò)計(jì)算機(jī)網(wǎng)絡(luò)作為輔助工具以提高工作效率的技術(shù)。作為輔助工具以提高工作效率的技術(shù)。是立足于計(jì)算機(jī)工作平臺(tái)開(kāi)發(fā)出來(lái)的一整套先進(jìn)的設(shè)計(jì)電是立足于計(jì)算機(jī)工作平臺(tái)開(kāi)發(fā)出來(lái)的一整套先進(jìn)的設(shè)計(jì)電子系統(tǒng)的子系統(tǒng)的軟件工具軟件工具。是在計(jì)算機(jī)的輔助下完成電子產(chǎn)品設(shè)計(jì)方案的輸入、處理、是在計(jì)算機(jī)的輔助下完成電子產(chǎn)品設(shè)計(jì)方案的輸入、處理、仿真和下載的一種仿真和下載的一種硬件設(shè)計(jì)硬件設(shè)計(jì)技術(shù)。技術(shù)。是是微電子技術(shù)微電子技術(shù)中的核心技術(shù)之一，是現(xiàn)代集成系統(tǒng)設(shè)計(jì)的中的核心技術(shù)之一，

14、是現(xiàn)代集成系統(tǒng)設(shè)計(jì)的重要方法。重要方法。171.2 EDA1.2 EDA技術(shù)與技術(shù)與PLDPLD2 2EDAEDA技術(shù)的歷史技術(shù)的歷史 以計(jì)算機(jī)科學(xué)、微電子技術(shù)的發(fā)展為基礎(chǔ) 匯集了計(jì)算機(jī)圖形學(xué)、拓?fù)鋵W(xué)和計(jì)算數(shù)學(xué)等學(xué)科的最新成果（1 1）CADCAD（Computer-Aided DesignComputer-Aided Design）階段（）階段（1964197819641978）“上帝上帝時(shí)代時(shí)代”最早的最早的EDAEDA技術(shù)：電路模擬、邏輯模擬、技術(shù)：電路模擬、邏輯模擬、MOSMOS同步和模擬、同步和模擬、PCBPCB布局、線(xiàn)路布線(xiàn)和標(biāo)準(zhǔn)電池等技術(shù)布局、線(xiàn)路布線(xiàn)和標(biāo)準(zhǔn)電池等技術(shù) 只能進(jìn)行只

15、能進(jìn)行PCBPCB板布局布線(xiàn)和簡(jiǎn)單版圖繪制板布局布線(xiàn)和簡(jiǎn)單版圖繪制181.2 EDA1.2 EDA技術(shù)與技術(shù)與PLDPLD（2 2）CAECAE（Computer-Aided EngineeringComputer-Aided Engineering）階段（）階段（1978199719781997）“英雄英雄時(shí)代時(shí)代”電子電子CADCAD工具逐步完善，單點(diǎn)工具集成化工具逐步完善，單點(diǎn)工具集成化并從技術(shù)上向并從技術(shù)上向CAECAE過(guò)渡：誕生了先進(jìn)的布局和布線(xiàn)、邏輯綜合、過(guò)渡：誕生了先進(jìn)的布局和布線(xiàn)、邏輯綜合、HDLHDL語(yǔ)言、模擬加速器和仿真器以及高級(jí)綜合等技術(shù)語(yǔ)言、模擬加速器和仿真器以及高級(jí)綜

16、合等技術(shù)（3 3）EDAEDA階段（階段（19931993現(xiàn)在）現(xiàn)在）“人性人性時(shí)代時(shí)代” ” 微電子工藝飛速發(fā)展，工藝水平已達(dá)到深亞微米級(jí)；晶體管集成微電子工藝飛速發(fā)展，工藝水平已達(dá)到深亞微米級(jí)；晶體管集成度提高到百萬(wàn)門(mén)甚至千萬(wàn)門(mén)級(jí)；因特網(wǎng)開(kāi)始進(jìn)入廣泛應(yīng)用階段，度提高到百萬(wàn)門(mén)甚至千萬(wàn)門(mén)級(jí)；因特網(wǎng)開(kāi)始進(jìn)入廣泛應(yīng)用階段，工程師們開(kāi)始設(shè)計(jì)系統(tǒng)級(jí)芯片工程師們開(kāi)始設(shè)計(jì)系統(tǒng)級(jí)芯片(systems-on-chip)(systems-on-chip)EDAEDA技術(shù)發(fā)展到物理校驗(yàn)、布局、邏輯綜合、模擬設(shè)計(jì)以及軟件技術(shù)發(fā)展到物理校驗(yàn)、布局、邏輯綜合、模擬設(shè)計(jì)以及軟件/ /硬件協(xié)同設(shè)計(jì)。硬件協(xié)同設(shè)計(jì)。 EDAE

17、DA技術(shù)已成為電子設(shè)計(jì)的重要工具技術(shù)已成為電子設(shè)計(jì)的重要工具 EDAEDA技術(shù)受制造技術(shù)驅(qū)動(dòng)而發(fā)展技術(shù)受制造技術(shù)驅(qū)動(dòng)而發(fā)展 隨微電子技術(shù)、計(jì)算機(jī)技術(shù)而發(fā)展隨微電子技術(shù)、計(jì)算機(jī)技術(shù)而發(fā)展191.2 EDA1.2 EDA技術(shù)與技術(shù)與PLDPLD3 3現(xiàn)代現(xiàn)代EDAEDA技術(shù)的特點(diǎn)技術(shù)的特點(diǎn) 特征特征：采用高級(jí)語(yǔ)言描述，具有系統(tǒng)級(jí)仿真和綜合能力：采用高級(jí)語(yǔ)言描述，具有系統(tǒng)級(jí)仿真和綜合能力（1 1）采用硬件描述語(yǔ)言采用硬件描述語(yǔ)言HDLHDL（Hardware Description LanguageHardware Description Language）v 與原理圖設(shè)計(jì)方法相比：與原理圖設(shè)計(jì)方法

18、相比：更適于描述更適于描述大規(guī)模大規(guī)模的系統(tǒng)的系統(tǒng)在在抽象抽象的層次上描述系統(tǒng)的的層次上描述系統(tǒng)的結(jié)構(gòu)結(jié)構(gòu)與與功能功能v 采用采用HDLHDL的的優(yōu)點(diǎn)優(yōu)點(diǎn)：語(yǔ)言的公開(kāi)可利用性語(yǔ)言的公開(kāi)可利用性設(shè)計(jì)與工藝的無(wú)關(guān)性設(shè)計(jì)與工藝的無(wú)關(guān)性寬范圍的描述能力寬范圍的描述能力系統(tǒng)級(jí)、算法級(jí)、系統(tǒng)級(jí)、算法級(jí)、RTLRTL級(jí)、門(mén)級(jí)、開(kāi)關(guān)級(jí)級(jí)、門(mén)級(jí)、開(kāi)關(guān)級(jí)便于組織大規(guī)模系統(tǒng)的設(shè)計(jì)便于組織大規(guī)模系統(tǒng)的設(shè)計(jì)便于設(shè)計(jì)的復(fù)用、交流、保存與修改便于設(shè)計(jì)的復(fù)用、交流、保存與修改201.2 EDA1.2 EDA技術(shù)與技術(shù)與PLDPLD（2 2）高層綜合和優(yōu)化高層綜合和優(yōu)化支持系統(tǒng)級(jí)的綜合與優(yōu)化。支持系統(tǒng)級(jí)的綜合與優(yōu)化。綜合綜合：

19、通過(guò)EDA工具把用HDL語(yǔ)言描述的模塊自動(dòng)轉(zhuǎn)換為用門(mén)級(jí)電路網(wǎng)表表示的模塊，即將電路映射到器件的專(zhuān)用基本結(jié)構(gòu)。優(yōu)化優(yōu)化：采用優(yōu)化算法，將設(shè)計(jì)簡(jiǎn)化，去除冗余項(xiàng)，提高系統(tǒng)運(yùn)行速度。（3 3）并行工程并行工程定義定義：一種系統(tǒng)化的、集成化的、并行的產(chǎn)品及相關(guān)過(guò)程（指制一種系統(tǒng)化的、集成化的、并行的產(chǎn)品及相關(guān)過(guò)程（指制造和維護(hù)）的開(kāi)發(fā)模式。造和維護(hù)）的開(kāi)發(fā)模式?，F(xiàn)代EDA工具建立了并行工程框架結(jié)構(gòu)的開(kāi)發(fā)環(huán)境，支持多人同時(shí)并行進(jìn)行設(shè)計(jì)。一種軟件平臺(tái)結(jié)構(gòu)（4 4）開(kāi)放性和標(biāo)準(zhǔn)化開(kāi)放性和標(biāo)準(zhǔn)化開(kāi)放性開(kāi)放性： EDA工具只要具有符合標(biāo)準(zhǔn)的開(kāi)放式框架結(jié)構(gòu)，就可以接納其他廠(chǎng)商的EDA工具一起進(jìn)行設(shè)計(jì)資源共享標(biāo)準(zhǔn)化標(biāo)

20、準(zhǔn)化：隨著設(shè)計(jì)數(shù)據(jù)格式標(biāo)準(zhǔn)化EDA框架標(biāo)準(zhǔn)化，即在同一個(gè)工作站上集成各具特色的多種EDA工具，它們能夠協(xié)同工作。 211.2 EDA1.2 EDA技術(shù)與技術(shù)與PLDPLD4 4EDAEDA技術(shù)的范疇和應(yīng)用技術(shù)的范疇和應(yīng)用 可分為可分為系統(tǒng)級(jí)系統(tǒng)級(jí)、門(mén)級(jí)門(mén)級(jí)和和物理實(shí)現(xiàn)級(jí)物理實(shí)現(xiàn)級(jí)三個(gè)層次的輔助設(shè)計(jì)過(guò)程三個(gè)層次的輔助設(shè)計(jì)過(guò)程 涵蓋了從系統(tǒng)級(jí)設(shè)計(jì)到版圖設(shè)計(jì)的全過(guò)程涵蓋了從系統(tǒng)級(jí)設(shè)計(jì)到版圖設(shè)計(jì)的全過(guò)程，涉及電子電路設(shè)涉及電子電路設(shè)計(jì)的各個(gè)領(lǐng)域：計(jì)的各個(gè)領(lǐng)域：IC版圖設(shè)計(jì)版圖設(shè)計(jì)PLD開(kāi)發(fā)開(kāi)發(fā)電路（原理）設(shè)計(jì)電路（原理）設(shè)計(jì) 模擬電路 數(shù)字電路 混合電路 高速電路PCB板設(shè)計(jì)板設(shè)計(jì)本課程內(nèi)容本課程內(nèi)容

21、221.2 EDA1.2 EDA技術(shù)與技術(shù)與PLDPLD5 5EDAEDA技術(shù)發(fā)展的現(xiàn)狀技術(shù)發(fā)展的現(xiàn)狀EDAEDA技術(shù)在進(jìn)入技術(shù)在進(jìn)入2121世紀(jì)后，得到了更大的發(fā)展，突出表現(xiàn)在以下幾世紀(jì)后，得到了更大的發(fā)展，突出表現(xiàn)在以下幾個(gè)方面：個(gè)方面：使電子設(shè)計(jì)成果以自主知識(shí)產(chǎn)權(quán)的方式得以明確表達(dá)和確認(rèn)成使電子設(shè)計(jì)成果以自主知識(shí)產(chǎn)權(quán)的方式得以明確表達(dá)和確認(rèn)成為可能；為可能；在在設(shè)計(jì)設(shè)計(jì)和和仿真仿真兩方面支持標(biāo)準(zhǔn)硬件描述語(yǔ)言的功能強(qiáng)大的兩方面支持標(biāo)準(zhǔn)硬件描述語(yǔ)言的功能強(qiáng)大的EDA軟件軟件不斷推出。不斷推出。電子技術(shù)全方位納入電子技術(shù)全方位納入EDA領(lǐng)域；領(lǐng)域；EDA使得電子領(lǐng)域各學(xué)科的界限更加模糊，更加互

22、為包容；使得電子領(lǐng)域各學(xué)科的界限更加模糊，更加互為包容；更大規(guī)模的更大規(guī)模的FPGA和和CPLD器件不斷推出；器件不斷推出；基于基于EDA工具的工具的ASIC設(shè)計(jì)標(biāo)準(zhǔn)單元設(shè)計(jì)標(biāo)準(zhǔn)單元已涵蓋大規(guī)模電子系統(tǒng)及已涵蓋大規(guī)模電子系統(tǒng)及IP核模塊；核模塊；軟硬件軟硬件IP核核在電子行業(yè)的產(chǎn)業(yè)領(lǐng)域、技術(shù)領(lǐng)域和設(shè)計(jì)應(yīng)用領(lǐng)域在電子行業(yè)的產(chǎn)業(yè)領(lǐng)域、技術(shù)領(lǐng)域和設(shè)計(jì)應(yīng)用領(lǐng)域得到進(jìn)一步確認(rèn)；得到進(jìn)一步確認(rèn)；SoC高效低成本設(shè)計(jì)技術(shù)的成熟。高效低成本設(shè)計(jì)技術(shù)的成熟。231.2 EDA1.2 EDA技術(shù)與技術(shù)與PLDPLD6 6EDAEDA技術(shù)的發(fā)展方向技術(shù)的發(fā)展方向（1 1）將沿著智能化、高性能、高層次綜合方向發(fā)展將沿

23、著智能化、高性能、高層次綜合方向發(fā)展（2 2）支持軟硬件協(xié)同設(shè)計(jì)支持軟硬件協(xié)同設(shè)計(jì)芯片和芯片工作所需的應(yīng)用軟件同時(shí)設(shè)計(jì)，同時(shí)完成。采用協(xié)同設(shè)計(jì)，可以及早發(fā)現(xiàn)問(wèn)題，保證一次設(shè)計(jì)成功，縮短開(kāi)發(fā)周期，這在設(shè)計(jì)大系統(tǒng)時(shí)尤為重要。 （3 3）采用描述系統(tǒng)的新的設(shè)計(jì)語(yǔ)言采用描述系統(tǒng)的新的設(shè)計(jì)語(yǔ)言這種語(yǔ)言統(tǒng)一對(duì)硬件和軟件進(jìn)行描述和定義，從開(kāi)始設(shè)計(jì)功能參數(shù)的提出直至最終的驗(yàn)證。能夠使設(shè)計(jì)過(guò)程一體化；設(shè)計(jì)效率更高；而且必須從現(xiàn)存的方法學(xué)中深化出來(lái)。 （4 4） 推出更好的仿真和驗(yàn)證工具推出更好的仿真和驗(yàn)證工具隨著單一芯片上邏輯門(mén)數(shù)量超過(guò)百萬(wàn)門(mén)，對(duì)設(shè)計(jì)的驗(yàn)證工作將變得比設(shè)計(jì)任務(wù)本身還要艱難。241.2 EDA1.

24、2 EDA技術(shù)與技術(shù)與PLDPLD二、什么是二、什么是PLDPLD？1 1什么是什么是PLDPLD？ PLDPLD：Programmable Logic DeviceProgrammable Logic Device，可編程邏輯器件，可編程邏輯器件是用戶(hù)可自行定義其邏輯功能的一種專(zhuān)用集成電路（是用戶(hù)可自行定義其邏輯功能的一種專(zhuān)用集成電路（ASICASIC）。）。 作為一種通用型器件生產(chǎn)，作為一種通用型器件生產(chǎn)，但但其邏輯功能由用戶(hù)通過(guò)器件編程其邏輯功能由用戶(hù)通過(guò)器件編程自行設(shè)定。自行設(shè)定。 PLDPLD是一種數(shù)字集成電路的是一種數(shù)字集成電路的半成品半成品，在它的芯片上按照一定的，在它的芯片上按

25、照一定的排列方式集成了大量的門(mén)和觸發(fā)器等基本邏輯元件，使用者可排列方式集成了大量的門(mén)和觸發(fā)器等基本邏輯元件，使用者可以利用某種開(kāi)發(fā)工具對(duì)它進(jìn)行加工，等于把片內(nèi)的元件連接起以利用某種開(kāi)發(fā)工具對(duì)它進(jìn)行加工，等于把片內(nèi)的元件連接起來(lái)，使它完成某個(gè)邏輯電路或系統(tǒng)功能，成為一個(gè)可以在實(shí)際來(lái)，使它完成某個(gè)邏輯電路或系統(tǒng)功能，成為一個(gè)可以在實(shí)際電子系統(tǒng)中使用的專(zhuān)用集成電路。電子系統(tǒng)中使用的專(zhuān)用集成電路。PLD集中了通用型集中了通用型器件和器件和ASIC的優(yōu)的優(yōu)點(diǎn)！點(diǎn)！251.2 EDA1.2 EDA技術(shù)與技術(shù)與PLDPLD2 2PLDPLD的特點(diǎn)的特點(diǎn)（1 1）編程方便編程方便：利用開(kāi)發(fā)工具，用戶(hù)可反復(fù)編程

26、、擦除，修改設(shè)計(jì)方便 （2 2）集成度高集成度高：?jiǎn)纹壿嬮T(mén)數(shù)已達(dá)數(shù)十萬(wàn)門(mén)甚至上百萬(wàn)門(mén)（3 3）速度快速度快（4 4）價(jià)格低價(jià)格低（5 5）開(kāi)發(fā)周期短開(kāi)發(fā)周期短：EDA開(kāi)發(fā)工具齊全，設(shè)計(jì)人員在很短時(shí)間內(nèi)可完成電路設(shè)計(jì)的輸入、編譯、仿真和編程，大大縮短了開(kāi)發(fā)周期。 261.2 EDA1.2 EDA技術(shù)與技術(shù)與PLDPLD三、三、PLDPLD的發(fā)展演變的發(fā)展演變 發(fā)展于發(fā)展于20世紀(jì)世紀(jì)70年代初。年代初。 主要有主要有FPLA、PAL、GAL、CPLD和和FPGA等。等。器件器件含義含義出現(xiàn)時(shí)期出現(xiàn)時(shí)期FPLA現(xiàn)場(chǎng)可編程邏輯陣列20世紀(jì)70年代初PAL可編程陣列邏輯20世紀(jì)70年代末期GAL通用

27、陣列邏輯20世紀(jì)80年代初期CPLD復(fù)雜可編程邏輯器件20世紀(jì)80年代中期FPGA現(xiàn)場(chǎng)可編程門(mén)陣列20世紀(jì)80年代中期表表1-2 PLD1-2 PLD的發(fā)展演變的發(fā)展演變271.2 EDA1.2 EDA技術(shù)與技術(shù)與PLDPLD 工藝線(xiàn)寬工藝線(xiàn)寬：由于生產(chǎn)工藝的發(fā)展，：由于生產(chǎn)工藝的發(fā)展，PLD集成電路的工藝集成電路的工藝線(xiàn)寬可達(dá)到線(xiàn)寬可達(dá)到0.35 m（1997年），年），0.15 m（2001年），年）， 0.13 m（2002、2003年），年）， 0.1 m（2004年）；年）； 90nm（2005年）；目前年）；目前半導(dǎo)體公司半導(dǎo)體公司正重點(diǎn)研發(fā)正重點(diǎn)研發(fā)60nm工藝。工藝。 集成度集

28、成度：在一塊硅片上可集成上千萬(wàn)個(gè)以上邏輯門(mén)。：在一塊硅片上可集成上千萬(wàn)個(gè)以上邏輯門(mén)。 速度速度：器件的速度指標(biāo)：器件的速度指標(biāo)，F(xiàn)PGA的門(mén)延時(shí)的門(mén)延時(shí)3ns，CPLD的系統(tǒng)速度的系統(tǒng)速度180MHz。 工藝手段工藝手段：CMOS工藝在速度上超過(guò)雙極型工藝，成為工藝在速度上超過(guò)雙極型工藝，成為PLD的主要工藝手段。的主要工藝手段。 281.2 EDA1.2 EDA技術(shù)與技術(shù)與PLDPLD四、四、EDAEDA技術(shù)與技術(shù)與PLDPLD的關(guān)系的關(guān)系 PLDPLD的應(yīng)用開(kāi)發(fā)過(guò)程中貫穿著的應(yīng)用開(kāi)發(fā)過(guò)程中貫穿著EDAEDA技術(shù)的應(yīng)用技術(shù)的應(yīng)用原始設(shè)計(jì)輸入原始設(shè)計(jì)輸入EDAEDA開(kāi)發(fā)軟件開(kāi)發(fā)軟件器件配置信息

29、器件配置信息PLDPLD硬件設(shè)備硬件設(shè)備PLDPLD在在編程靈活性編程靈活性、容量容量與與速度速度等方面達(dá)到了相當(dāng)高的水平，可在一個(gè)器等方面達(dá)到了相當(dāng)高的水平，可在一個(gè)器件中實(shí)現(xiàn)具有相當(dāng)規(guī)模的、完整、高速的數(shù)字系統(tǒng)。件中實(shí)現(xiàn)具有相當(dāng)規(guī)模的、完整、高速的數(shù)字系統(tǒng)。EDAEDA開(kāi)發(fā)工具也十分成熟高效，可使用開(kāi)發(fā)工具也十分成熟高效，可使用HDLHDL語(yǔ)言、電路圖、波形圖等多種語(yǔ)言、電路圖、波形圖等多種方法進(jìn)行設(shè)計(jì)輸入，并進(jìn)行綜合、仿真與編程。方法進(jìn)行設(shè)計(jì)輸入，并進(jìn)行綜合、仿真與編程。 PLDPLD廣泛應(yīng)用于廣泛應(yīng)用于產(chǎn)品開(kāi)發(fā)產(chǎn)品開(kāi)發(fā)、原型設(shè)計(jì)原型設(shè)計(jì)、小批量小批量生產(chǎn)生產(chǎn)中。中。 隨著隨著PLDPL

30、D成本和功耗不斷降低、性能大幅度提成本和功耗不斷降低、性能大幅度提高，高，PLDPLD開(kāi)始取代開(kāi)始取代高端高端 ASICASIC、DSPDSP和和微處理器微處理器。291.3 IP1.3 IP核復(fù)用技術(shù)與核復(fù)用技術(shù)與SOCSOC一、一、IPIP核復(fù)用技術(shù)核復(fù)用技術(shù)二、片上系統(tǒng)二、片上系統(tǒng)SOCSOC三、可編程片上系統(tǒng)三、可編程片上系統(tǒng)SOPCSOPC301.3 IP1.3 IP核復(fù)用技術(shù)與核復(fù)用技術(shù)與SOCSOC一、一、IPIP核復(fù)用技術(shù)核復(fù)用技術(shù)1 1IPIP與與IPIP核核（Intellectual PropertyIntellectual Property）原意為知識(shí)產(chǎn)權(quán)、著作權(quán)，在IC

31、設(shè)計(jì)領(lǐng)域指實(shí)現(xiàn)某種功能的設(shè)計(jì)。完成某種功能的虛擬電路模塊。又稱(chēng)為虛擬部件虛擬部件（VC，Virtual Component）。它是以HDL語(yǔ)言描述的構(gòu)成VLSI中各種功能單元的軟件群。（IPIP模塊）模塊）IPIP核分為：軟核、硬核及固核核分為：軟核、硬核及固核311.3 IP1.3 IP核復(fù)用技術(shù)核復(fù)用技術(shù)與與SOCSOC（1 1）軟核（）軟核（Soft CoreSoft Core）定義：功能經(jīng)過(guò)驗(yàn)證的、可綜合的、實(shí)現(xiàn)后電路結(jié)構(gòu)總門(mén)數(shù)在定義：功能經(jīng)過(guò)驗(yàn)證的、可綜合的、實(shí)現(xiàn)后電路結(jié)構(gòu)總門(mén)數(shù)在50005000門(mén)以上的門(mén)以上的HDLHDL模型。模型。指在寄存器級(jí)或門(mén)級(jí)對(duì)電路功能用指在寄存器級(jí)或門(mén)級(jí)

32、對(duì)電路功能用HDLHDL進(jìn)行描述的設(shè)計(jì)模塊；進(jìn)行描述的設(shè)計(jì)模塊；用戶(hù)可修改，具有最大的靈活性用戶(hù)可修改，具有最大的靈活性；主要用于接口、算法、編碼、譯碼和加密模塊的設(shè)計(jì)。主要用于接口、算法、編碼、譯碼和加密模塊的設(shè)計(jì)。（2 2）硬核）硬核（Hard CoreHard Core）指以指以版圖版圖形式描述的設(shè)計(jì)模塊。形式描述的設(shè)計(jì)模塊。基于一定的設(shè)計(jì)工藝，針對(duì)某一具體芯片，基于一定的設(shè)計(jì)工藝，針對(duì)某一具體芯片，用戶(hù)不能改動(dòng)用戶(hù)不能改動(dòng)。常用硬核有存儲(chǔ)器、模擬器件及接口。常用硬核有存儲(chǔ)器、模擬器件及接口。（3 3）固核（）固核（Firm CoreFirm Core）介于硬核和軟核之間；介于硬核和軟核

33、之間；用戶(hù)可重新定義關(guān)鍵的性能參數(shù)，內(nèi)部連線(xiàn)可重新優(yōu)化。用戶(hù)可重新定義關(guān)鍵的性能參數(shù)，內(nèi)部連線(xiàn)可重新優(yōu)化。321.3 IP1.3 IP核復(fù)用技術(shù)核復(fù)用技術(shù)與與SOCSOC 典型的典型的IPIP核核微處理器核（MPU core）數(shù)字信號(hào)處理器核（DSP core）存儲(chǔ)器核（Memory core）特定功能核（如MPEG）標(biāo)準(zhǔn)接口核（Ethernet、USB、PCI及IEEE1394核)處理器核處理器核（MCU）RAM/ROMDSP核核 A/D D/A PCI接口或接口或USB接口接口I/O單單元元圖圖1-11 1-11 由由IPIP核構(gòu)成片上系統(tǒng)核構(gòu)成片上系統(tǒng)SOCSOC331.3 IP1.3

34、IP核復(fù)用技術(shù)與核復(fù)用技術(shù)與SOCSOC2 2IPIP核復(fù)用（核復(fù)用（IP ReuseIP Reuse） 越來(lái)越多的公司投入IP核的開(kāi)發(fā)，IP核已作為一種商品廣泛銷(xiāo)售和使用。 運(yùn)用IP核技術(shù)可以縮短硬件開(kāi)發(fā)時(shí)間，避免重復(fù)勞動(dòng)，保證大規(guī)模器件的性能，提高其可靠性。 電子系統(tǒng)的設(shè)計(jì)：自行設(shè)計(jì)IP或購(gòu)買(mǎi)第三方的IP在功能上進(jìn)行整合迅速形成產(chǎn)品341.3 IP1.3 IP核復(fù)用技術(shù)與核復(fù)用技術(shù)與SOCSOC3. 3. 虛擬插座接口虛擬插座接口VSIVSI（Virtual Socket InterfaceVirtual Socket Interface）標(biāo)準(zhǔn)）標(biāo)準(zhǔn) 為便于IP的開(kāi)發(fā)和復(fù)用，需要制定一個(gè)統(tǒng)

35、一的標(biāo)準(zhǔn)。 一些IC廠(chǎng)家、EDA公司、IP公司聯(lián)合成立了虛擬插座接口協(xié)會(huì)（ Virtual Socket Interface Association） ，制定了關(guān)于IP產(chǎn)品的標(biāo)準(zhǔn)與規(guī)范 VSI標(biāo)準(zhǔn)。4. IP4. IP產(chǎn)品產(chǎn)品（1 1）虛擬器件虛擬器件：只提供門(mén)級(jí)和寄存器傳輸級(jí)的HDL源代碼，可綜合，與器件結(jié)構(gòu)有關(guān)（2 2）虛擬接口模型虛擬接口模型：提供系統(tǒng)級(jí)代碼，與器件結(jié)構(gòu)無(wú)關(guān)對(duì)應(yīng)具體的PLD器件通用模型351.3 IP1.3 IP核復(fù)用技術(shù)與核復(fù)用技術(shù)與SOCSOC IPIP產(chǎn)品產(chǎn)品微處理器（如8031、80C51）數(shù)字信號(hào)處理器（DSP）RAM和ROM通用串行接口（如8251）并行輸入輸

36、出接口（PIO）直接存儲(chǔ)器存取（DMA）PCI總線(xiàn)控制器中斷控制器（如8259）361.3 IP1.3 IP核復(fù)用技術(shù)與核復(fù)用技術(shù)與SOCSOC二、二、片上片上系統(tǒng)（系統(tǒng)（SOCSOC， System on a ChipSystem on a Chip）1 1定義定義 把一個(gè)完整的系統(tǒng)集成在一個(gè)芯片上，或用一個(gè)芯片實(shí)現(xiàn)一個(gè)把一個(gè)完整的系統(tǒng)集成在一個(gè)芯片上，或用一個(gè)芯片實(shí)現(xiàn)一個(gè)功能完整的系統(tǒng)。功能完整的系統(tǒng)。 包括包括CPUCPU、I/OI/O接口、存儲(chǔ)器，以及一些重要的模擬集成電路。接口、存儲(chǔ)器，以及一些重要的模擬集成電路。 2.2.實(shí)現(xiàn)方式實(shí)現(xiàn)方式（1 1）采用全定制方式）采用全定制方式將設(shè)

37、計(jì)的網(wǎng)表文件提交給半導(dǎo)體廠(chǎng)家流片缺點(diǎn)缺點(diǎn)：風(fēng)險(xiǎn)高，費(fèi)用大，周期長(zhǎng)（2 2）采用）采用PLDPLDCPLD和FPGA集成度越來(lái)越高，速度越來(lái)越快用戶(hù)通過(guò)編程完成設(shè)計(jì)優(yōu)點(diǎn)優(yōu)點(diǎn)：風(fēng)險(xiǎn)小，費(fèi)用低，周期短371.3 IP1.3 IP核復(fù)用技術(shù)與核復(fù)用技術(shù)與SOCSOC 微電子制造工藝的進(jìn)步微電子制造工藝的進(jìn)步為為SOCSOC提供硬件基礎(chǔ)提供硬件基礎(chǔ) EDAEDA軟件技術(shù)的提高軟件技術(shù)的提高 為為SOCSOC提供開(kāi)發(fā)平臺(tái)提供開(kāi)發(fā)平臺(tái)版圖級(jí)(物理版圖) 設(shè)計(jì)復(fù)雜程度設(shè)計(jì)復(fù)雜程度 設(shè)計(jì)效率設(shè)計(jì)效率圖圖1-12 EDA1-12 EDA工具向高層化發(fā)展工具向高層化發(fā)展晶體管級(jí)(原理圖)邏輯門(mén)級(jí)(原理圖)寄存器級(jí)(

38、HDL描述) 系統(tǒng)級(jí)(IP模塊)381.3 IP1.3 IP核復(fù)用技術(shù)核復(fù)用技術(shù)與與SOCSOC三、三、可編程片可編程片上上系統(tǒng)系統(tǒng)SOPC(System on Programmable Chip)SOPC(System on Programmable Chip) 1 1定義定義SOPCSOPC即是將計(jì)算機(jī)核心的即是將計(jì)算機(jī)核心的CPUCPU和操作系統(tǒng)結(jié)合在一和操作系統(tǒng)結(jié)合在一片單片的片單片的PLDPLD芯片中，允許設(shè)計(jì)人員直接開(kāi)發(fā)具有自芯片中，允許設(shè)計(jì)人員直接開(kāi)發(fā)具有自主產(chǎn)權(quán)的計(jì)算機(jī)系統(tǒng)。主產(chǎn)權(quán)的計(jì)算機(jī)系統(tǒng)。 2. 2. 基本特征基本特征至少包含一個(gè)嵌入式處理器內(nèi)核；具有小容量片內(nèi)高速RAM

39、資源；豐富的IP 核資源可供選擇；足夠的片上可編程邏輯資源；處理器調(diào)試接口和FPGA編程接口；可能包含部分可編程模擬電路；單芯片、低功耗、微封裝。 391.3 IP1.3 IP核復(fù)用技術(shù)與核復(fù)用技術(shù)與SOCSOC3. SOPC3. SOPC設(shè)計(jì)方案設(shè)計(jì)方案 目前國(guó)際上大多數(shù)目前國(guó)際上大多數(shù)SOPCSOPC設(shè)計(jì)開(kāi)發(fā)都利用了設(shè)計(jì)開(kāi)發(fā)都利用了EDAEDA工具、硬件工具、硬件描述語(yǔ)言（描述語(yǔ)言（HDLHDL）和）和IPIP核。核。首先把片內(nèi)通用的硬件功能集成為一個(gè)硬宏格式，即首先把片內(nèi)通用的硬件功能集成為一個(gè)硬宏格式，即IPIP軟核，軟核，以獲得最大的性能和最小的面積，可以加快整個(gè)設(shè)計(jì)流程，以獲得最大

40、的性能和最小的面積，可以加快整個(gè)設(shè)計(jì)流程，縮短開(kāi)發(fā)周期；縮短開(kāi)發(fā)周期；其次確定把這些其次確定把這些IPIP模塊和片內(nèi)的其它功能連接在一起的體系模塊和片內(nèi)的其它功能連接在一起的體系和總線(xiàn)結(jié)構(gòu)，以實(shí)現(xiàn)最大的系統(tǒng)級(jí)性能和效率；和總線(xiàn)結(jié)構(gòu)，以實(shí)現(xiàn)最大的系統(tǒng)級(jí)性能和效率；還需要幾類(lèi)設(shè)計(jì)工具： 常規(guī)的硬件設(shè)計(jì)工具 嵌入式軟件設(shè)計(jì)工具 新的系統(tǒng)級(jí)設(shè)計(jì)工具 建模支持和調(diào)試工具 401.3 IP1.3 IP核復(fù)用技術(shù)與核復(fù)用技術(shù)與SOCSOC4. 4. 支持支持SOPCSOPC設(shè)計(jì)的器件設(shè)計(jì)的器件 AlteraAltera公司公司APEX 20K、 APEX II系列（較早期產(chǎn)品）；Cyclone、 Cyclo

41、ne 系列（支持Nios II 嵌入式處理器）；Stratix、 Stratix 系列（支持Nios II 嵌入式處理器） ； XilinxXilinx公司公司Virtex-Pro 是Xilinx公司第一款集PowerPC和高速收發(fā)模塊的FPGAVirtex-4 Xilinx公司最新一代高端FPGA產(chǎn)品，包含三個(gè)子系列：LX、SX、FX，將逐步取代VirtexII，VirtexII-Pro411.41.4 數(shù)字系統(tǒng)的實(shí)現(xiàn)方式數(shù)字系統(tǒng)的實(shí)現(xiàn)方式一、全定制方式一、全定制方式二、門(mén)陣列（二、門(mén)陣列（Gate ArrayGate Array）法）法三、標(biāo)準(zhǔn)單元方式三、標(biāo)準(zhǔn)單元方式四、四、PLDPLD實(shí)

42、現(xiàn)方式實(shí)現(xiàn)方式421.4 1.4 數(shù)字系統(tǒng)的實(shí)現(xiàn)方式數(shù)字系統(tǒng)的實(shí)現(xiàn)方式 數(shù)字系統(tǒng)的核心是器件，數(shù)字系統(tǒng)的實(shí)現(xiàn)方式即指數(shù)字系統(tǒng)的核心是器件，數(shù)字系統(tǒng)的實(shí)現(xiàn)方式即指采用何種采用何種器件器件來(lái)實(shí)現(xiàn)數(shù)字系統(tǒng)來(lái)實(shí)現(xiàn)數(shù)字系統(tǒng) 在進(jìn)行數(shù)字系統(tǒng)設(shè)計(jì)時(shí)需綜合考慮：性能、周期、成本在進(jìn)行數(shù)字系統(tǒng)設(shè)計(jì)時(shí)需綜合考慮：性能、周期、成本 數(shù)字器件的設(shè)計(jì)按其實(shí)現(xiàn)方式分為：數(shù)字器件的設(shè)計(jì)按其實(shí)現(xiàn)方式分為： （1 1）全定制（）全定制（Full-customFull-custom）設(shè)計(jì)）設(shè)計(jì)：基于版圖級(jí)的設(shè)計(jì)方法 （2 2）半定制（）半定制（Semi-customSemi-custom）設(shè)計(jì)）設(shè)計(jì)：約束性設(shè)計(jì)方法，在廠(chǎng)家預(yù)先設(shè)

43、計(jì)的基本單元基礎(chǔ)上的二次設(shè)計(jì)性能要求很高、批量很大設(shè)計(jì)周期短、批量小431.4 1.4 數(shù)字系統(tǒng)的實(shí)現(xiàn)方式數(shù)字系統(tǒng)的實(shí)現(xiàn)方式數(shù)字?jǐn)?shù)字IC設(shè)計(jì)設(shè)計(jì)全定制全定制半定制半定制通用通用ICASIC門(mén)陣列門(mén)陣列標(biāo)準(zhǔn)單元標(biāo)準(zhǔn)單元 PLD圖圖1-13 1-13 數(shù)字器件的設(shè)計(jì)方式數(shù)字器件的設(shè)計(jì)方式Application Specific IC441.4 1.4 數(shù)字系統(tǒng)的實(shí)現(xiàn)方式數(shù)字系統(tǒng)的實(shí)現(xiàn)方式一、全定制方式一、全定制方式 在最底層，即物理版圖級(jí)實(shí)現(xiàn)設(shè)計(jì)的方法 使用版圖編輯工具，從晶體管的版圖尺寸、位置及連線(xiàn)開(kāi)始設(shè)計(jì) 優(yōu)點(diǎn)：芯片面積利用率高、速度快、功耗低 缺點(diǎn)：設(shè)計(jì)周期長(zhǎng)、成本高 適用場(chǎng)合：性能要求很高

44、或批量很大的芯片由ICIC廠(chǎng)廠(chǎng)定制451.4 1.4 數(shù)字系統(tǒng)的實(shí)現(xiàn)方式數(shù)字系統(tǒng)的實(shí)現(xiàn)方式二、門(mén)陣列（二、門(mén)陣列（Gate ArrayGate Array）法）法由ICIC廠(chǎng)廠(chǎng)定制 又稱(chēng)“母片”（Master Slice）法 母片：IC廠(chǎng)按照一定規(guī)格事先生產(chǎn)的半成品芯片。 硅片出廠(chǎng)時(shí)已有預(yù)先制造好的大量規(guī)則排列的晶體管，芯片四周已預(yù)制好I/O焊盤(pán)，芯片中只留下一層或兩層金屬鋁連線(xiàn)的掩膜，需根據(jù)用戶(hù)電路的不同而定制。 設(shè)計(jì)人員只需完成電路一級(jí)的設(shè)計(jì)，將電路的連結(jié)網(wǎng)表文件以EDIF（Electronic Data Interchange Format）格式交由IC廠(chǎng)定制即可 優(yōu)點(diǎn)：設(shè)計(jì)過(guò)程簡(jiǎn)便，生

45、產(chǎn)周期短、成本低 缺點(diǎn)：門(mén)利用率不高、芯片面積大、性能不高 適用場(chǎng)合：設(shè)計(jì)周期短、成本低、批量小、性能要求不高的芯片461.4 1.4 數(shù)字系統(tǒng)的實(shí)現(xiàn)方式數(shù)字系統(tǒng)的實(shí)現(xiàn)方式三、標(biāo)準(zhǔn)單元方式三、標(biāo)準(zhǔn)單元方式 又稱(chēng)庫(kù)單元法庫(kù)單元法 標(biāo)準(zhǔn)單元標(biāo)準(zhǔn)單元是由IC廠(chǎng)家預(yù)先設(shè)計(jì)好的一批具有一定功能的單元，以庫(kù)的形式放在CAD工具中，其結(jié)構(gòu)符合一定的電氣和物理標(biāo)準(zhǔn) 設(shè)計(jì)人員選擇標(biāo)準(zhǔn)單元構(gòu)成電路，調(diào)用標(biāo)準(zhǔn)單元的版圖，利用自動(dòng)布局布線(xiàn)軟件可完成版圖一級(jí)的最終設(shè)計(jì) 優(yōu)點(diǎn)：可設(shè)計(jì)出性能較高、面積較小的芯片 缺點(diǎn)：與門(mén)陣列法比，周期長(zhǎng)、成本高 適用場(chǎng)合：性能要求較高、批量較大的芯片由ICIC廠(chǎng)廠(chǎng)定制471.4 1.4

46、數(shù)字系統(tǒng)的實(shí)現(xiàn)方式數(shù)字系統(tǒng)的實(shí)現(xiàn)方式四、四、PLDPLD實(shí)現(xiàn)方式實(shí)現(xiàn)方式 PLD已完成全部工藝制造，可直接從市場(chǎng)上購(gòu)得 設(shè)計(jì)可在實(shí)驗(yàn)室由用戶(hù)編程完成，功能、引腳都可由用戶(hù)自行定義 優(yōu)點(diǎn)：便于修改，設(shè)計(jì)周期短、成本低 缺點(diǎn)：與全定制方式相比，芯片速度較低，功耗、面積不是最小 適用場(chǎng)合：電子系統(tǒng)開(kāi)發(fā)階段的硬件驗(yàn)證，原型設(shè)計(jì)、小批量生產(chǎn)481.4 1.4 數(shù)字系統(tǒng)的實(shí)現(xiàn)方式數(shù)字系統(tǒng)的實(shí)現(xiàn)方式全定制方式全定制方式門(mén)陣列法門(mén)陣列法標(biāo)準(zhǔn)單元法標(biāo)準(zhǔn)單元法PLD實(shí)現(xiàn)方式實(shí)現(xiàn)方式優(yōu)優(yōu) 點(diǎn)點(diǎn)可設(shè)計(jì)出高速度、低功耗、小面積的芯片設(shè)計(jì)過(guò)程簡(jiǎn)便，設(shè)計(jì)周期短、成本低可設(shè)計(jì)出性能較高、面積較小的芯片可反復(fù)修改、反復(fù)編程，設(shè)

47、計(jì)周期短、成本低缺缺 點(diǎn)點(diǎn)設(shè)計(jì)周期長(zhǎng)、成本高門(mén)的利用率不高，芯片面積大比門(mén)陣列法周期長(zhǎng)、成本高芯片速度較低，功耗、面積不是最小適應(yīng)適應(yīng)范圍范圍性能要求很高、批量很大的芯片設(shè)計(jì)周期短、成本低、批量小、性能要求不高的芯片性能要求較高、批量較大的芯片電子系統(tǒng)開(kāi)發(fā)階段的硬件驗(yàn)證，原型設(shè)計(jì)、小批量生產(chǎn)表表1-5 1-5 數(shù)字系統(tǒng)的實(shí)現(xiàn)方式優(yōu)缺點(diǎn)比較數(shù)字系統(tǒng)的實(shí)現(xiàn)方式優(yōu)缺點(diǎn)比較491.4 1.4 數(shù)字系統(tǒng)的實(shí)現(xiàn)方式數(shù)字系統(tǒng)的實(shí)現(xiàn)方式設(shè)計(jì)效率設(shè)計(jì)效率功耗功耗/面積面積電路電路速度速度設(shè)計(jì)設(shè)計(jì)出錯(cuò)率出錯(cuò)率可測(cè)性可測(cè)性可重復(fù)可重復(fù)設(shè)計(jì)性設(shè)計(jì)性全定制全定制標(biāo)準(zhǔn)單元法標(biāo)準(zhǔn)單元法門(mén)陣列法門(mén)陣列法PLD 表表1-6 1

48、-6 數(shù)字系統(tǒng)的實(shí)現(xiàn)方式綜合比較數(shù)字系統(tǒng)的實(shí)現(xiàn)方式綜合比較注注： ：最高（最大），：最高（最大）， ：高（大），：高（大）， ：中等，：中等， ：低（小），：低（?。?， ：最低（最小）：最低（最?。┌攵ㄖ瓢攵ㄖ?01.5 1.5 數(shù)字系統(tǒng)的設(shè)計(jì)描述方法數(shù)字系統(tǒng)的設(shè)計(jì)描述方法一、圖形設(shè)計(jì)方式一、圖形設(shè)計(jì)方式二、基于二、基于HDLHDL的設(shè)計(jì)的設(shè)計(jì)511.5 1.5 數(shù)字系統(tǒng)的設(shè)計(jì)描述方法數(shù)字系統(tǒng)的設(shè)計(jì)描述方法 一、圖形設(shè)計(jì)方式一、圖形設(shè)計(jì)方式 常用于設(shè)計(jì)常用于設(shè)計(jì)規(guī)模較小規(guī)模較小的電路和系統(tǒng)的電路和系統(tǒng) 適合描述適合描述電氣連接電氣連接關(guān)系和關(guān)系和接口接口關(guān)系關(guān)系 EDAEDA工具必須提供元件庫(kù)

49、或宏單元庫(kù)工具必須提供元件庫(kù)或宏單元庫(kù) 優(yōu)點(diǎn)優(yōu)點(diǎn)：直觀(guān)、形象對(duì)表現(xiàn)層次結(jié)構(gòu)、模塊化結(jié)構(gòu)更為方便 缺點(diǎn)缺點(diǎn)：不適于描述邏輯功能通用性、可移植性較弱521.5 1.5 數(shù)字系統(tǒng)的設(shè)計(jì)描述方法數(shù)字系統(tǒng)的設(shè)計(jì)描述方法 例例 電子秒表電路的頂層圖形文件電子秒表電路的頂層圖形文件531.5 1.5 數(shù)字系統(tǒng)的設(shè)計(jì)描述方法數(shù)字系統(tǒng)的設(shè)計(jì)描述方法二、基于二、基于HDLHDL的設(shè)計(jì)的設(shè)計(jì) 硬件描述語(yǔ)言硬件描述語(yǔ)言（HDL，Hardware Description Language）是一種用形式化方法（即文本形式）來(lái)描述和設(shè)計(jì)數(shù)字電路和數(shù)字系統(tǒng)的語(yǔ)言。一種專(zhuān)門(mén)用于PLD設(shè)計(jì)的高級(jí)模塊化語(yǔ)言。是電子系統(tǒng)硬件行為描述

50、、結(jié)構(gòu)描述、數(shù)據(jù)流描述的語(yǔ)言 。 HDLHDL常用來(lái)設(shè)計(jì)常用來(lái)設(shè)計(jì)規(guī)模較大規(guī)模較大、復(fù)雜復(fù)雜的電子系統(tǒng)的電子系統(tǒng)用用HDLHDL描描述設(shè)計(jì)述設(shè)計(jì)編程下載編程下載EDAEDA工具工具綜合、仿真綜合、仿真目標(biāo)文件目標(biāo)文件圖圖1-14 1-14 高層設(shè)計(jì)高層設(shè)計(jì)(High Level Design)(High Level Design)方法方法541.5 1.5 數(shù)字系統(tǒng)的設(shè)計(jì)描述方法數(shù)字系統(tǒng)的設(shè)計(jì)描述方法 優(yōu)點(diǎn)優(yōu)點(diǎn)：能形象化、抽象地表示電路的結(jié)構(gòu)和行為適于描述邏輯功能借用高級(jí)語(yǔ)言簡(jiǎn)化電路的描述具有電路仿真與驗(yàn)證機(jī)制便于文檔管理易于理解和移植重用 缺點(diǎn)缺點(diǎn)：不如圖形設(shè)計(jì)方式直觀(guān) 在我國(guó)廣泛使用的有在

51、我國(guó)廣泛使用的有3種：種： VHDL、Verilog HDL和和AHDL551.5 1.5 數(shù)字系統(tǒng)的設(shè)計(jì)描述方法數(shù)字系統(tǒng)的設(shè)計(jì)描述方法1. Verilog1. Verilog HDL HDLMAX+PLusMAX+PLus 只支持只支持其子集！其子集！可用來(lái)進(jìn)行邏輯設(shè)計(jì)、邏輯綜合、仿真驗(yàn)證及時(shí)序分析等。適合系統(tǒng)級(jí)（System）、算法級(jí)（Algorithm）、寄存器傳輸級(jí)（RTL）、門(mén)級(jí)（Gate）和開(kāi)關(guān)級(jí)（Switch）的設(shè)計(jì)和描述；便于將設(shè)計(jì)移植到不同廠(chǎng)家的不同芯片中；便于修改信號(hào)參數(shù)；具有工藝無(wú)關(guān)性。1983年，由GDA公司的Phil Moorby首創(chuàng)。1989年，Cadence公司收

52、購(gòu)了GDA公司，Verilog HDL語(yǔ)言成為Cadence公司的私有財(cái)產(chǎn)。1990年，Cadence公司公開(kāi)發(fā)表Verilog HDL語(yǔ)言。1995年正式成為IEEE標(biāo)準(zhǔn)。561.5 1.5 數(shù)字系統(tǒng)的設(shè)計(jì)描述方法數(shù)字系統(tǒng)的設(shè)計(jì)描述方法2. VHDL2. VHDLVHSIC Hardware Description LanguageVHSIC Hardware Description Language（VHSICVery High Speed Integrated Circuits），甚高速集成電路的硬件描述語(yǔ)言。來(lái)源于美國(guó)軍方。1987年成為IEEE標(biāo)準(zhǔn)。全方位HDL，包括從系統(tǒng)到電路的所

53、有設(shè)計(jì)層次。支持結(jié)構(gòu)、數(shù)據(jù)流和行為3種描述形式的混合描述。MAX+PLusMAX+PLus 只支只支持其子集！持其子集！571.5 1.5 數(shù)字系統(tǒng)的設(shè)計(jì)描述方法數(shù)字系統(tǒng)的設(shè)計(jì)描述方法v 特點(diǎn)特點(diǎn) （1 1）數(shù)據(jù)類(lèi)型豐富）數(shù)據(jù)類(lèi)型豐富 標(biāo)準(zhǔn)數(shù)據(jù)類(lèi)型：不僅有整數(shù)、布爾、字符、字符串等數(shù)據(jù)類(lèi)型，還有位型（Bit）、位矢量型（Bit-Vector）、時(shí)間型（Time）等數(shù)據(jù)類(lèi)型； 允許自定義數(shù)據(jù)類(lèi)型，如枚舉、數(shù)組或記錄等。 （2 2）層次結(jié)構(gòu)性）層次結(jié)構(gòu)性 將一個(gè)數(shù)字系統(tǒng)劃分為若干個(gè)模塊來(lái)描述，每個(gè)模塊包括實(shí)體Entity與構(gòu)造體Architecture這兩個(gè)設(shè)計(jì)單元； 實(shí)體定義了與其他模塊的接口（輸入輸出接口及參數(shù)），構(gòu)造體描述了模塊內(nèi)部的結(jié)構(gòu)和行為狀態(tài) （3 3）串行性與并