EDA技術(shù)—VHDL版期末試卷含答案

1、20102011學(xué)年第一學(xué)期期末考試試卷（閉卷）年級 2008 專業(yè) 信息處理與交換 （本）課程名稱 EDA技術(shù)基礎(chǔ)教師出題時請勿超出邊界虛線；2、學(xué)生答題前將密封線外的內(nèi)容填寫清楚，答題不得超出密封線；3、答題請用藍(lán)、黑鋼筆或圓珠筆。一、單項選擇題（30分）1以下描述錯誤的是 C AQuartusII是Altera提供的FPGA/CPLD集成開發(fā)環(huán)境BAltera是世界上最大的可編程邏輯器件供應(yīng)商之一CMAX+plusII是Altera前一代FPGA/CPLD集成開發(fā)環(huán)境QuartusII的更新?lián)Q代新產(chǎn)品DQuartusII完全支持VHDL、Verilog的設(shè)計流程2以下工具中屬于FPGA/

2、CPLD開發(fā)工具中的專用綜合器的是 B AModelSim BLeonardo Spectrum CActive HDL DQuartusII3以下器件中屬于Xilinx 公司生產(chǎn)的是 C AispLSI系列器件 BMAX系列器件CXC9500系列器件 DFLEX系列器件4以下關(guān)于信號和變量的描述中錯誤的是 B A信號是描述硬件系統(tǒng)的基本數(shù)據(jù)對象，它的性質(zhì)類似于連接線B信號的定義范圍是結(jié)構(gòu)體、進程C除了沒有方向說明以外，信號與實體的端口概念是一致的D在進程中不能將變量列入敏感信號列表中5以下關(guān)于狀態(tài)機的描述中正確的是 B AMoore型狀態(tài)機其輸出是當(dāng)前狀態(tài)和所有輸入的函數(shù)B與Moore型狀態(tài)

3、機相比，Mealy型的輸出變化要領(lǐng)先一個時鐘周期CMealy型狀態(tài)機其輸出是當(dāng)前狀態(tài)的函數(shù)D以上都不對6下列標(biāo)識符中， B 是不合法的標(biāo)識符。APP0BEND CNot_AckDsig7大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，下列對CPLD結(jié)構(gòu)與工作原理的描述中，正確的是 C 。ACPLD即是現(xiàn)場可編程邏輯器件的英文簡稱BCPLD是基于查找表結(jié)構(gòu)的可編程邏輯器件C早期的CPLD是從GAL的結(jié)構(gòu)擴展而來D在Altera公司生產(chǎn)的器件中，F(xiàn)LEX10K 系列屬CPLD結(jié)構(gòu)8綜合是EDA設(shè)計流程的關(guān)鍵步驟，在下面對綜合的描述中， D 是錯誤的。A綜合就是把抽象設(shè)計層次中的一種表示轉(zhuǎn)化成另一種表

4、示的過程B綜合就是將電路的高級語言轉(zhuǎn)化成低級的，可與FPGA / CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件C為實現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對綜合加以約束，稱為綜合約束D綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并且這種映射關(guān)系是唯一的（即綜合結(jié)果是唯一的）9嵌套使用IF語句，其綜合結(jié)果可實現(xiàn) A 。A帶優(yōu)先級且條件相與的邏輯電路 B條件相或的邏輯電路C三態(tài)控制電路 D雙向控制電路10在VHDL語言中，下列對時鐘邊沿檢測描述中，錯誤的是 D 。Aif clk'event and clk = 1 then Bif falling_edge(clk) then

5、 Cif clkevent and clk = 0 then Dif clkstable and not clk = 1 then11下列那個流程是正確的基于EDA軟件的FPGA / CPLD設(shè)計流程 B A原理圖/HDL文本輸入適配綜合功能仿真編程下載硬件測試B原理圖/HDL文本輸入功能仿真綜合適配編程下載硬件測試C原理圖/HDL文本輸入功能仿真綜合編程下載適配硬件測試；D原理圖/HDL文本輸入功能仿真適配編程下載綜合硬件測試12在VHDL語言中，下列對進程（PROCESS）語句的語句結(jié)構(gòu)及語法規(guī)則的描述中，正確的是 A 。APROCESS為一無限循環(huán)語句；敏感信號發(fā)生更新時啟動進程，執(zhí)行完

6、成后，等待下一次進程啟動B敏感信號參數(shù)表中，應(yīng)列出進程中使用的所有輸入信號C進程由說明部分、結(jié)構(gòu)體部分、和敏感信號參數(shù)表三部分組成D當(dāng)前進程中聲明的變量也可用于其他進程13下列語句中，不屬于并行語句的是 B A進程語句 BCASE語句C元件例化語句 DWHENELSE語句14VHDL語言共支持四種常用庫，其中哪種庫是用戶的VHDL設(shè)計現(xiàn)行工作庫 D AIEEE庫 BVITAL庫 CSTD庫 DWORK庫15VHDL語言是一種結(jié)構(gòu)化設(shè)計語言；一個設(shè)計實體（電路模塊）包括實體與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述 D 。A器件外部特性 B器件的綜合約束C器件外部特性與內(nèi)部功能 D器件的內(nèi)部功能二、EDA名詞解

7、釋，寫出下列縮寫的中文含義（10分）1CPLD：復(fù)雜可編程邏輯器件2ASIC：專用集成電路3LUT：查找表4EDA：電子設(shè)計自動化5ROM：只讀存儲器三、程序填空題（20分）以下是一個模為24（023）的8421BCD碼加法計數(shù)器VHDL描述，請補充完整LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY tb IS PORT ( CLK : IN STD_LOGIC ; SHI, GE : OUT INTEGER RANGE 0 TO 9 ) ; END ; ARCHITECTURE bhv OF tb ISSIGNAL SHI1,GE1 : INT

8、EGER RANGE 0 TO 9; BEGIN PROCESS (CLK) BEGIN IF CLK'EVENT AND CLK='1' then IF GE1 = 9 THEN GE1 <= 0 ; SHI1<=SHI1+1; ELSIF SHI1=2 AND GE1=3 THEN SHI1<=0; GE1<=0; ELSE GE1 <= GE1+1; END IF; END IF; END PROCESS ; GE <= GE1; SHI <=SHI1;END bhv;四、程序改錯題（仔細(xì)閱讀下列程序后回答問題，12分）1

9、 LIBRARY IEEE;2 USE IEEE.STD_LOGIC_1164.ALL;3 USE IEEE.STD_LOGIC_UNSIGNED.ALL;4 ENTITY gc IS 5 PORT ( CLK : IN STD_LOGIC ;6 Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ; 7 END gc; 8 ARCHITECTURE bhv OF gc IS9 SIGNAL Q1 : RANGE 0 TO 9; 10 BEGIN 11 PROCESS (clk,Q) 12 BEGIN13 IF RISING_EDGE(CLK) THEN 14 IF Q1

10、 < "1001" THEN15 Q1 <= Q1 + 1 ; 16 ELSE 17 Q1 <= (OTHERS => '0'); 18 END IF;19 END IF; 20 END PROCESS ;21 Q <= Q1; 22 END bhv;程序編譯時，提示的錯誤為：Error: Line 9: File e:myworktestgc.vhd: VHDL syntax error: subtype indication must have resolution function or type mark,but fou

11、nd RANGE insteadError: Line 11: File e:myworktestgc.vhd: interface Declaration error:can't read port "Q" of mode OUT請回答問題：在程序中存在兩處錯誤，試指出并修改正確（如果是缺少語句請指出應(yīng)該插入的行號）答：（1）第9行有誤，SIGNAL Q1 : RANGE 0 TO 9數(shù)據(jù)類型有誤，應(yīng)該改成SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0)（2）第11行有誤，敏感信號列表中不能出現(xiàn)輸出端口，應(yīng)該改成PROCESS (c

12、lk) 五、（28分）1試用VHDL描述一個外部特性如圖所示的D觸發(fā)器。（10分）參考程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mydff IS PORT(CLK:IN STD_LOGIC; D:IN STD_LOGIC; Q:OUT STD_LOGIC);END;ARCHITECTURE bhv OF mydff ISBEGIN PROCESS(CLK) BEGIN IF CLK'EVENT AND CLK='1' THEN Q<=D; END IF; END PROCESS;END;2.下圖為某一

13、狀態(tài)機對應(yīng)的狀態(tài)圖，試用VHDL語言描述這一狀態(tài)機。（18分）參考程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY FSM2 IS PORT ( clk,reset,in1 : IN STD_LOGIC; out1 : OUT STD_LOGIC_VECTOR(3 downto 0);END;ARCHITECTURE bhv OF FSM2 IS TYPE state_type IS (s0, s1, s2, s3); SIGNALcurrent_ state,next_state: state_type;BEGIN P1:PROCESS

14、(clk,reset) BEGIN IF reset = 1 THEN current_state <= s0; ELSIF clk='1' AND clk'EVENT THEN current_state <=next_state; END IF; END PROCESS; P2:PROCESS(current_state) BEGIN case current_state is WHEN s0 => IF in1=1THEN next_state<=s1; ELSE next_state<=s0; END IF; WHEN s1 =&g

15、t; IF in1='0'THEN next_state<=S2; ELSE next_state<=s1; END IF; WHEN s2 => IF in1='1'THEN next_state<=S3; ELSE next_state<=s2; END IF; WHEN s3 => IF in1='0'THEN next_state<=S0; ELSE next_state<=s3; END IF; end case; END PROCESS;p3:PROCESS(current_state) BEGIN case current_state is WHEN s0 => IF in1=1THEN out1<=“1001”; ELSE out1<="0000" END IF; WHEN s1 => IF in1='0'THEN out1<="1100" ELSE out1<="1001&qu