ch06-6康華光《數(shù)字電子技術(shù)》第六版

1、6.6 簡(jiǎn)單的時(shí)序可編程邏輯器件簡(jiǎn)單的時(shí)序可編程邏輯器件( (GAL)6.6.1 GAL的結(jié)構(gòu)的結(jié)構(gòu)6.6.2 GAL的的輸出邏輯宏單元輸出邏輯宏單元6.6.3 GAL的的控制字控制字（1） 通用陣列邏輯（通用陣列邏輯（GAL）在在PLA和和PAL基礎(chǔ)上發(fā)展起來的增強(qiáng)型器件基礎(chǔ)上發(fā)展起來的增強(qiáng)型器件.電路設(shè)計(jì)者可電路設(shè)計(jì)者可根據(jù)需要編程，對(duì)宏單元的內(nèi)部電路進(jìn)行不同模式的組合，根據(jù)需要編程，對(duì)宏單元的內(nèi)部電路進(jìn)行不同模式的組合，從而使輸出功能具有一定的靈活性和通用性。從而使輸出功能具有一定的靈活性和通用性。1. 時(shí)序可編程邏輯器件的主要類型時(shí)序可編程邏輯器件的主要類型（2）復(fù)雜可編程邏輯器件（）

2、復(fù)雜可編程邏輯器件（CPLD）集成了多個(gè)邏輯單元塊，每個(gè)邏輯塊就相當(dāng)于一個(gè)集成了多個(gè)邏輯單元塊，每個(gè)邏輯塊就相當(dāng)于一個(gè)GAL器件器件。這些邏輯塊可以通過共享可編程開關(guān)陣列組成的互連資源，。這些邏輯塊可以通過共享可編程開關(guān)陣列組成的互連資源，實(shí)現(xiàn)它們之間的信息交換，也可以與周圍的實(shí)現(xiàn)它們之間的信息交換，也可以與周圍的I/O模塊相連，實(shí)現(xiàn)模塊相連，實(shí)現(xiàn)與芯片外部交換信息。與芯片外部交換信息。芯片內(nèi)部主要由許多不同功能的可編程邏輯模塊組成，芯片內(nèi)部主要由許多不同功能的可編程邏輯模塊組成，靠縱橫交錯(cuò)的分布式可編程互聯(lián)線連接起來，可構(gòu)成極其靠縱橫交錯(cuò)的分布式可編程互聯(lián)線連接起來，可構(gòu)成極其復(fù)雜的邏輯電路

3、。它更適合于實(shí)現(xiàn)多級(jí)邏輯功能，并且具復(fù)雜的邏輯電路。它更適合于實(shí)現(xiàn)多級(jí)邏輯功能，并且具有更高的集成密度和應(yīng)用靈活性在軟件上，亦有相應(yīng)的操有更高的集成密度和應(yīng)用靈活性在軟件上，亦有相應(yīng)的操作系統(tǒng)配套。這樣，可使整個(gè)數(shù)字系統(tǒng)（包括軟、硬件系作系統(tǒng)配套。這樣，可使整個(gè)數(shù)字系統(tǒng)（包括軟、硬件系統(tǒng)）都在單個(gè)芯片上運(yùn)行，即所謂的統(tǒng)）都在單個(gè)芯片上運(yùn)行，即所謂的SOC技術(shù)。技術(shù)。（3） 現(xiàn)場(chǎng)可編程門陣列（現(xiàn)場(chǎng)可編程門陣列（FPGA）（2）輸出結(jié)構(gòu)類型太多，給設(shè)計(jì)和使用帶來不便。）輸出結(jié)構(gòu)類型太多，給設(shè)計(jì)和使用帶來不便。（2）輸出端設(shè)置了可編程的輸出邏輯宏單元（）輸出端設(shè)置了可編程的輸出邏輯宏單元（OLMC）

4、通）通過編程可將過編程可將OLMC設(shè)置成不同的工作狀態(tài)，即一片設(shè)置成不同的工作狀態(tài)，即一片GAL便可便可實(shí)現(xiàn)實(shí)現(xiàn)PAL 的的5種輸出工作模式。器件的通用性強(qiáng)；種輸出工作模式。器件的通用性強(qiáng)； 3. GAL的優(yōu)點(diǎn)：的優(yōu)點(diǎn)：（1）由于采用的是雙極型熔絲工藝，一旦編程后不能修改；）由于采用的是雙極型熔絲工藝，一旦編程后不能修改；2. PAL的不足：的不足：（1）采用電可擦除的）采用電可擦除的E2CMOS工藝可以多次編程；工藝可以多次編程；（3）GAL工作速度快，功耗小工作速度快，功耗小可編程與陣列可編程與陣列（32X64位）位）6.6.1 GAL的結(jié)構(gòu)的結(jié)構(gòu)GAL16V8的結(jié)構(gòu)為例的結(jié)構(gòu)為例8個(gè)個(gè)輸

5、輸入入緩緩沖沖器器298個(gè)反饋個(gè)反饋/輸入輸入緩沖器緩沖器8個(gè)三態(tài)個(gè)三態(tài)輸出緩沖輸出緩沖器器12198個(gè)輸出邏輯宏單個(gè)輸出邏輯宏單元元OLMC輸出使能緩輸出使能緩沖器沖器6.6.2 GAL中的輸出邏輯宏單元中的輸出邏輯宏單元 D Q Q 輸輸出出 C OE CLK 輸輸入入 寄存器型寄存器型PAL如圖所示，在組合如圖所示，在組合PLD基礎(chǔ)上增加了基礎(chǔ)上增加了D觸觸發(fā)器，并反饋回到輸入與陣列，滿足時(shí)序電路設(shè)計(jì)要求。發(fā)器，并反饋回到輸入與陣列，滿足時(shí)序電路設(shè)計(jì)要求。 1. 寄存器型寄存器型PAL GAL的電路結(jié)構(gòu)與的電路結(jié)構(gòu)與PAL類似，由可編程的與陣列、類似，由可編程的與陣列、固定的或陣列和輸出

6、電路組成，但固定的或陣列和輸出電路組成，但GAL的輸出端增設(shè)了的輸出端增設(shè)了可編程的的輸出邏輯宏單元（可編程的的輸出邏輯宏單元（OLMC）。通過編程可將）。通過編程可將OLMC設(shè)置為不同的工作狀態(tài)，可實(shí)現(xiàn)設(shè)置為不同的工作狀態(tài)，可實(shí)現(xiàn)PAL的所有輸出的所有輸出結(jié)構(gòu)，產(chǎn)生組合、時(shí)序邏輯電路輸出。結(jié)構(gòu)，產(chǎn)生組合、時(shí)序邏輯電路輸出。2. GAL中的輸出宏單元中的輸出宏單元數(shù)據(jù)選擇器數(shù)據(jù)選擇器乘積項(xiàng)數(shù)據(jù)選乘積項(xiàng)數(shù)據(jù)選擇器擇器(2(2選選1)1)輸出數(shù)據(jù)選擇輸出數(shù)據(jù)選擇器器(2(2選選1)1)三態(tài)數(shù)據(jù)選擇器三態(tài)數(shù)據(jù)選擇器(4(4選選1)1)反饋數(shù)據(jù)選擇反饋數(shù)據(jù)選擇器器(4(4選選1)1)4 4個(gè)數(shù)據(jù)選擇器

7、：用不同的控制字實(shí)現(xiàn)不同的輸出電路結(jié)構(gòu)形式個(gè)數(shù)據(jù)選擇器：用不同的控制字實(shí)現(xiàn)不同的輸出電路結(jié)構(gòu)形式乘積項(xiàng)數(shù)據(jù)選擇器：乘積項(xiàng)數(shù)據(jù)選擇器：根據(jù)根據(jù)AC0和和AC1(n)決定與邏輯陣列的第一乘決定與邏輯陣列的第一乘積項(xiàng)是否作為或門的一個(gè)輸入端。只有在積項(xiàng)是否作為或門的一個(gè)輸入端。只有在G2的輸出為的輸出為1時(shí)，第一時(shí)，第一乘積項(xiàng)是或門的一個(gè)輸入端。乘積項(xiàng)是或門的一個(gè)輸入端。(1)(1)輸入電路輸入電路由乘積項(xiàng)數(shù)據(jù)選擇器由乘積項(xiàng)數(shù)據(jù)選擇器( (2選選1)PTMUX控制控制(2)(2)原變量原變量/ /非變量輸出電路非變量輸出電路由異或門控制由異或門控制異或門輸出為異或門輸出為或門輸出或門輸出OR(n)

8、與與XOR(n)進(jìn)行異或運(yùn)算。進(jìn)行異或運(yùn)算。XOR(n)=0，則，則D(n)=OR(n)，若，若XOR(n)=1，則，則D(n)=OR(n) 。OMUX：根據(jù)：根據(jù)AC0和和AC1(n)決定決定OLMC是組合輸出還是寄存器是組合輸出還是寄存器輸出模式輸出模式（3） 輸出電路輸出電路由數(shù)據(jù)選擇器由數(shù)據(jù)選擇器(2選選1) OMUX控制控制由三態(tài)數(shù)據(jù)選擇器由三態(tài)數(shù)據(jù)選擇器(4(4選選1)1)控制輸出選擇器的選通端控制輸出選擇器的選通端SELSEL 三態(tài)數(shù)據(jù)選擇器受三態(tài)數(shù)據(jù)選擇器受AC0和和AC1(n)的控制，用于選擇的控制，用于選擇輸出三態(tài)緩沖器的選通信輸出三態(tài)緩沖器的選通信號(hào)?？煞謩e選擇號(hào)?？煞謩e

9、選擇VCC、地、地、OE和第一乘積項(xiàng)。和第一乘積項(xiàng)。工作AC0 AC1(n)TX（輸出）（輸出）0 1地電平地電平0 0VCC1 0OE1 1第一乘積項(xiàng)第一乘積項(xiàng)工作工作高阻高阻OE=1，工作，工作OE=0，高阻，高阻1，工作，工作0，高阻，高阻三態(tài)緩沖器三態(tài)緩沖器的工作狀態(tài)的工作狀態(tài)FMUX：根據(jù)根據(jù)AC0和和AC1(n)的不同編碼，使反向傳輸?shù)碾娦盘?hào)也對(duì)應(yīng)不同的不同編碼，使反向傳輸?shù)碾娦盘?hào)也對(duì)應(yīng)不同。反饋數(shù)據(jù)選擇器反饋數(shù)據(jù)選擇器(4選選1)FMUX6.6.3 GAL的結(jié)構(gòu)控制字的結(jié)構(gòu)控制字GAL16V8的結(jié)構(gòu)控制字共有的結(jié)構(gòu)控制字共有82位，它們的定義如圖。每個(gè)位，它們的定義如圖。每個(gè)OL

10、MC有有2個(gè)編程單元個(gè)編程單元AC1(n)和和XOR(n)，一個(gè)全局編程單元，一個(gè)全局編程單元AC0，同步控制單元，同步控制單元SYN 。 乘積項(xiàng)禁止位 32 位 XOR(n) 4 位 SYN 1 位 AC1(n) 8 位 AC0 1 位 XOR(n) 4 位 乘積項(xiàng)禁止位 32 位 82 位 PT63 PT32 PT31 PT0 12 13 14 15 16 17 18 19 12 19 時(shí)序電路的分析，首先按照給定電路列出各邏輯方程組時(shí)序電路的分析，首先按照給定電路列出各邏輯方程組、進(jìn)而列出狀態(tài)表、畫出狀態(tài)圖和時(shí)序圖，最后分析得到電路、進(jìn)而列出狀態(tài)表、畫出狀態(tài)圖和時(shí)序圖，最后分析得到電路的邏輯功能。時(shí)序電路的設(shè)計(jì)，首先根據(jù)邏輯功能的需求，導(dǎo)的邏輯功能。時(shí)序電路的設(shè)計(jì)，首先根據(jù)邏輯功能的需求，導(dǎo)出原始狀態(tài)圖或原始狀態(tài)表，有必要時(shí)需進(jìn)行狀態(tài)化簡(jiǎn)，繼而出原始狀態(tài)圖或原始狀態(tài)表，有必要時(shí)需進(jìn)行狀態(tài)化簡(jiǎn)，繼而對(duì)狀態(tài)進(jìn)行編碼，然后根據(jù)狀態(tài)表導(dǎo)出激勵(lì)方程組和輸出方程對(duì)狀態(tài)進(jìn)行編碼，然后根據(jù)狀態(tài)表導(dǎo)出激勵(lì)方程組和輸出方程組，最后畫出邏輯圖完成設(shè)計(jì)任務(wù)。組，最后畫出邏輯圖完成設(shè)計(jì)任務(wù)。小小 結(jié)結(jié)時(shí)序邏輯電路一般由組合電路和存儲(chǔ)電路兩部分構(gòu)成。它們時(shí)序邏輯電路一般由組合電路和存儲(chǔ)電路兩部分構(gòu)成。它們?cè)谌我粫r(shí)刻的輸出不僅是當(dāng)前輸入信號(hào)的函數(shù)，而且還與電路原在任一時(shí)刻的輸出不