熊子謙-綜合課程設(shè)計(jì)-直流電機(jī)

1、自動(dòng)化專業(yè)綜合課程設(shè)計(jì) 2 課程設(shè)計(jì)報(bào)告題 目： 直流電機(jī)轉(zhuǎn)速簡(jiǎn)單控制系統(tǒng)設(shè)計(jì) 院 （系）： 機(jī)電和自動(dòng)化學(xué)院 專業(yè)班級(jí)：自動(dòng)化 0901學(xué)生姓名：熊 子 謙學(xué) 號(hào)：20091184030指導(dǎo)教師：王 立 謙2013 年 1 月 7 日至 2013 年 1 月 23 日華中科技大學(xué)武昌分校制自動(dòng)化專業(yè)綜合課程設(shè)計(jì) 2課程設(shè)計(jì)任務(wù)書一、設(shè)計(jì)題目直流電機(jī)轉(zhuǎn)速簡(jiǎn)單控制系統(tǒng)設(shè)計(jì)二、設(shè)計(jì)主要內(nèi)容控制要求本課程設(shè)計(jì)要求根據(jù)輸入指令要求對(duì)直流電機(jī)進(jìn)行轉(zhuǎn)向及轉(zhuǎn)速的控制， 在控 制過(guò)程中以 EP3C10E144C為8 主控芯片， 利用 0832芯片進(jìn)行數(shù)模轉(zhuǎn)換后， 通過(guò)電 壓放大單元放大電壓驅(qū)動(dòng)電機(jī)旋轉(zhuǎn)及速度控

2、制。根據(jù)控制要求，編寫 VHDL程序?qū)崿F(xiàn)簡(jiǎn)單控制功能；在電機(jī)運(yùn)轉(zhuǎn)過(guò)程中， 能夠?qū)崿F(xiàn)簡(jiǎn)單的速度控制， 速度控制分三檔： 慢，中， 快； 轉(zhuǎn)速在程序中設(shè)定，由程序?qū)崿F(xiàn)。主控芯片由于功耗要求， 其輸出電流較小， 驅(qū)動(dòng)能力不夠， 因此必須設(shè)計(jì) 驅(qū)動(dòng)電路驅(qū)動(dòng)直流電機(jī)的旋轉(zhuǎn)。設(shè)計(jì)要求設(shè)計(jì) FPGA的基礎(chǔ)工作電路設(shè)計(jì)直流電機(jī)，驅(qū)動(dòng)電路芯片及 FPGA芯片的硬件電路連接設(shè)計(jì)輸入控制部分硬件電路程序下載并進(jìn)行硬件調(diào)試撰寫說(shuō)明書含系統(tǒng)硬件設(shè)計(jì)電路含軟件設(shè)計(jì)(程序及必要的說(shuō)明)含軟件仿真及生成的頂層電路調(diào)試及調(diào)試結(jié)果，以及在調(diào)試過(guò)程中出現(xiàn)的問(wèn)題及解決辦法三、原始資料直流電動(dòng)機(jī)輸出 8 位二進(jìn)制數(shù)據(jù)， 進(jìn)入 DAC0

3、832進(jìn)行模數(shù)變換， 通過(guò)對(duì) 0832 的控制端口硬件電路連接選擇其工作方式，每輸入一組二進(jìn)制數(shù)據(jù)則轉(zhuǎn) 換成一模擬量，這個(gè)模擬量經(jīng)放大后驅(qū)動(dòng)電機(jī)旋轉(zhuǎn)。本系統(tǒng)控制的還有直流電機(jī)的轉(zhuǎn)速， 通過(guò)輸出數(shù)據(jù)的大小， 可以調(diào)整模 數(shù)轉(zhuǎn)換后的電壓值從而驅(qū)動(dòng)電機(jī)速度變化。在控制過(guò)程中，可以外接控制開關(guān)控制電機(jī)轉(zhuǎn)速；EP3C10E144C芯8 片只能輸出 3.3V 電壓， 0832 輸出的則是 5V電壓，對(duì)于 直流電機(jī)的驅(qū)動(dòng)是不夠的，因此必須有外接電路為直流電機(jī)提供足夠的驅(qū)動(dòng)能 力。根據(jù)CLK輸入信號(hào)模產(chǎn)生數(shù)直流轉(zhuǎn)控制信號(hào)電機(jī)換的控制數(shù)據(jù)驅(qū)動(dòng)電路驅(qū)動(dòng)電機(jī)運(yùn)行四、要求的設(shè)計(jì)成果在 QuartusII 軟件中新建原

4、理圖文件，編譯，仿真，鎖定管腳并下載到目標(biāo) 芯片。將根據(jù)設(shè)計(jì)要求 , 設(shè)計(jì)系統(tǒng)的原理框圖，說(shuō)明系統(tǒng)中各主要組成部分的 功能；在 QuartusII 軟件中，編寫各個(gè)模塊 VHDL 源程序；并上機(jī)調(diào)試通過(guò)；根據(jù)軟件編好用于系統(tǒng)仿真的測(cè)試文件；編好用于硬件驗(yàn)證的管腳鎖定文件；記錄系統(tǒng)各個(gè)模塊仿真結(jié)果；記錄調(diào)試過(guò)程中出現(xiàn)的問(wèn)題及解決辦法。注意： 基本要求學(xué)生必須完成， 學(xué)有余力的學(xué)生可以在基本要求完成的前提下， 選擇其 它方案完成設(shè)計(jì)。一般來(lái)說(shuō)，生成的硬件電路越簡(jiǎn)單考查評(píng)價(jià)就越高。五、進(jìn)程安排序號(hào)課程設(shè)計(jì)內(nèi)容學(xué)時(shí)分 配備注1集中學(xué)生學(xué)習(xí)課程設(shè)計(jì)的關(guān)鍵理論知識(shí)、分配設(shè)計(jì)任務(wù)、明確設(shè)計(jì)要求、查找資料等。

5、2天2根據(jù)任務(wù)的要求進(jìn)行方案構(gòu)思，初選方案，繪制系統(tǒng)原理 框圖并和指導(dǎo)教師討論，方案定稿。1天完成各模塊的 VHDL 程序設(shè)計(jì)、編譯和時(shí)序仿真6天3編程、下載，結(jié)合硬件平臺(tái)，進(jìn)行調(diào)試。完成頂層文件圖 繪制，對(duì)編制好的文件交給老師檢查，并按照老師要求修 改。2天4撰寫課程設(shè)計(jì)說(shuō)明書2天5答辯及驗(yàn)收課程設(shè)計(jì)2 天合計(jì)15 天六、主要參考資料1 侯伯享. VHDL 硬件描述語(yǔ)言和數(shù)字邏輯電路設(shè)計(jì) . 西安：西安電子科 技大學(xué)出版 ,20102 潘松. EDA 技術(shù)實(shí)用教程 . 成都：電子科技大學(xué)出版社 ,20103 李玉山 . 電子系統(tǒng)集成設(shè)計(jì)技術(shù) . 北京：電子工業(yè)出版社， 2010.6.4 李國(guó)

6、麗 .EDA 和數(shù)字系統(tǒng)設(shè)計(jì) .北京：機(jī)械工業(yè)出版社 ,20095 周彩寶 .VHDL 語(yǔ)言及其使用 . 上海:華東計(jì)算機(jī)技術(shù)研究所： 20096 譚會(huì)生 .EDA 技術(shù)中和使用實(shí)例和分析 .西安 :西安電子科技大學(xué)出版 社,2008指導(dǎo)教師（簽名）：20 年 月 日目錄硬件資源及相關(guān)原理 6 頁(yè)相關(guān)設(shè)備 6 頁(yè)直流電機(jī)工作原理 6 頁(yè)系統(tǒng)總體設(shè)計(jì)方案 8 頁(yè) 2.1 系統(tǒng)總體框架 8 頁(yè)VHDL代碼設(shè)計(jì) 9 頁(yè)調(diào)試及運(yùn)行結(jié)果 10 頁(yè) 3.1 調(diào)試 10 頁(yè)時(shí)序仿真 11 頁(yè)硬件邏輯驗(yàn)證 11 頁(yè)結(jié)語(yǔ) 12 頁(yè)直流電機(jī)轉(zhuǎn)速簡(jiǎn)單控制系統(tǒng)課程設(shè)計(jì)報(bào)告正文硬件資源及相關(guān)原理相關(guān)設(shè)備 主控芯片 EP

7、3C10T144CN EDA及 SOPC綜合實(shí)驗(yàn)平臺(tái) 20針排線 導(dǎo)線若干Quartus II 開發(fā)工具軟件直流電機(jī)工作原理圖1 DAC0832原理圖DAC0832是8分辨率的 D/A轉(zhuǎn)換集成芯片。和微處理器完全兼容。這個(gè) DA芯片 以其價(jià)格低廉、接口簡(jiǎn)單、轉(zhuǎn)換控制容易等優(yōu)點(diǎn)，在單片機(jī)使用系統(tǒng)中得到廣泛的 使用。D/A轉(zhuǎn)換器由 8位輸入鎖存器、8位 DAC寄存器、8位D/A轉(zhuǎn)換電路及轉(zhuǎn)換控制電路構(gòu)成其引腳功能如下：* D0D7：8 位數(shù)據(jù)輸入線， TTL電平，有效時(shí)間應(yīng)大于 90ns（ 否則鎖存器的數(shù) 據(jù)會(huì)出錯(cuò)） ；* ILE ：數(shù)據(jù)鎖存允許控制信號(hào)輸入線，高電平有效；* CS：片選信號(hào)輸入線

8、（選通數(shù)據(jù)鎖存器） ，低電平有效；* WR：1 數(shù)據(jù)鎖存器寫選通輸入線， 負(fù)脈沖（脈寬應(yīng)大于 500ns）有效。由 ILE 、 CS、WR1的邏輯組合產(chǎn)生 LE1，當(dāng) LE1 為高電平時(shí)，數(shù)據(jù)鎖存器狀態(tài)隨輸入數(shù)據(jù)線 變換，LE1的負(fù)跳變時(shí)將輸入數(shù)據(jù)鎖存；* XFER：數(shù)據(jù)傳輸控制信號(hào)輸入線，低電平有效，負(fù)脈沖（脈寬應(yīng)大于 500ns） 有效；* WR2： DAC寄存器選通輸入線，負(fù)脈沖（脈寬應(yīng)大于 500ns）有效。由 WR、2 XFER的邏輯組合產(chǎn)生 LE2，當(dāng) LE2為高電平時(shí)， DAC寄存器的輸出隨寄存器的輸入 而變化，LE2的負(fù)跳變時(shí)將數(shù)據(jù)鎖存器的內(nèi)容打入 DAC寄存器并開始 D/A

9、轉(zhuǎn)換。* IOUT1 ：電流輸出端 1 ，其值隨 DAC寄存器的內(nèi)容線性變化；* IOUT2 ：電流輸出端 2 ，其值和 IOUT1值之和為一常數(shù)；* Rfb ：反饋信號(hào)輸入線，改變 Rfb 端外接電阻值可調(diào)整轉(zhuǎn)換滿量程精度；* Vcc ：電源輸入端， Vcc的范圍為 +5V+15V；VREF* VREF：基準(zhǔn)電壓輸入線， VREF的范圍為 -10V+10V；* AGND：模擬信號(hào)地* DGND：數(shù)字信號(hào)地DAC0832根據(jù)接法不同有三種工作模式如下：?jiǎn)尉彌_方式。單緩沖方式是控制輸入寄存器和 DAC寄存器同時(shí)接收資料， 或 者只用輸入寄存器而把 DAC寄存器接成直通方式。 此方式適用只有一路模

10、擬量輸出 或幾路模擬量異步輸出的情形。雙緩沖方式。 雙緩沖方式是先使輸入寄存器接收資料， 再控制輸入寄存器的 輸出資料到 DAC寄存器，即分兩次鎖存輸入資料。 此方式適用于多個(gè) D/A 轉(zhuǎn)換同步 輸出的情節(jié)。直通方式。直通方式是資料不經(jīng)兩級(jí)鎖存器鎖存，即 CS*，XFER* ，WR1* ， WR2*均 接地，ILE 接高電平。此方式適用于連續(xù)反饋控制線路和不帶微機(jī)的控制系 統(tǒng)，不過(guò)在使用時(shí)，必須通過(guò)另加 I/O 接口和 CPU連接，以匹配 CPU和 D/A 轉(zhuǎn)換。本實(shí)驗(yàn)只需直通方式即可，所以接線點(diǎn)如圖 1 所示，CS，WR1在芯片中配置低 電平信號(hào)，既可以選擇直通模式； D0D7為輸入信號(hào)；

11、VREF輸入?yún)⒖茧妷?5V；經(jīng)過(guò) 開關(guān)選擇數(shù)字量 0000000011111111即可被 DAC0832轉(zhuǎn)換成模擬量 05V從而控制 三級(jí)管基極的電壓大小，如圖 2所示， Vcc是 12v所以三極管工作在放大狀態(tài)，通 過(guò)放大基極電流來(lái)發(fā)大發(fā)射極的電流從而來(lái)驅(qū)動(dòng)電機(jī)， 從而通過(guò)輸入數(shù)字量的大小來(lái)控制直流電機(jī)的轉(zhuǎn)速。系統(tǒng)總體設(shè)計(jì)方案2.1 硬件連接本實(shí)驗(yàn)，實(shí)驗(yàn)箱開關(guān) SW1SW已8經(jīng)和 FPGA相連,直流電機(jī)已經(jīng)如圖 2 連好，所 以只需用排線將 DAC0832的控制線和數(shù)據(jù)線和 FPGA相連，通過(guò)程序編寫即可將開 關(guān)的數(shù)字量送給 DAC0832的數(shù)據(jù) DATA7DATA中0，在通過(guò)選擇直通模式，

12、 即可實(shí)現(xiàn) 對(duì)直流電機(jī)的調(diào)速。DAC0832原件引腳對(duì)應(yīng) FPGA引腳如下表 1 所示。開關(guān)原件引腳 對(duì)應(yīng) FPGA引腳如下表 2 所示。硬件資源原件引腳FPGA引腳序號(hào)DAC0832DATA067DATA165DATA260DATA358DATA459DATA564DATA666DATA768CS55WR54表 1 DAC0832引腳分布硬件資源原件引腳FPGA引腳序號(hào)開關(guān)SW132SW233SW334SW438SW539SW642SW743SW844表2 開關(guān)SW1SW引8腳分布VHDL 代碼設(shè)計(jì)DAC0832處于直通模式，可以將 CS,WR直接寫入低電平信號(hào) 0，然后將開關(guān) 輸入的數(shù)據(jù)通

13、過(guò)時(shí)鐘來(lái)更新，并將數(shù)據(jù)傳輸給 DATA7DAT。A0從而實(shí)行電機(jī)的調(diào)速 驅(qū)動(dòng)。原理圖如下圖 3 所示。根據(jù)CLK輸入信號(hào)模產(chǎn)生數(shù)驅(qū)驅(qū)動(dòng)直流轉(zhuǎn)動(dòng)電機(jī)控制信號(hào)電機(jī)換電運(yùn)行路的控制數(shù)據(jù)圖 3 VHDL 代碼設(shè)計(jì)原理圖 設(shè)計(jì)代碼如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity DA_motor isport(輸入數(shù)字量 sw7sw0 引IN_DATA:in std_logic_vector(7 downto 0); - 腳 324

14、4CLK:in std_logic; - 時(shí)鐘CS_LOW:out std_logic; - 直通方式低電平 引腳 59WRITE_LOW:out std_logic; - 直通方式低電平 引腳 71 OUT_DATA:oust td_logic_vector(7 downto 0) - 輸出數(shù)字量 引腳 4655 用線排線將插座相連);end DA_motor;architecture a of DA_motor issignal data:std_logic_vector(7 downto 0); -形參Beginprocess(CLK) beginCS_LOW=0; - 直通WRITE_

15、LOW=0; - 直通if rising_edge(CLK) - 檢測(cè) CLK上跳沿，更新輸出值 THEN data=IN_DATA;end if;end process;OUT_DATA=DATA;end;調(diào)試及運(yùn)行結(jié)果3.1 調(diào)試 第一次運(yùn)行程序發(fā)現(xiàn)一個(gè)錯(cuò)誤，分號(hào)位置的錯(cuò)誤，經(jīng)改正后，程序正常運(yùn)行， 通過(guò)撥動(dòng) SW1SW，8可以實(shí)現(xiàn)直流電機(jī)速度從 0 到達(dá)最大速度。時(shí)序仿真在 Quartus II 中選擇“ Edit ”菜單中的“ end time. ”設(shè)置 end time 為 1us。 給 CLK設(shè)置好時(shí)鐘脈沖，時(shí)序仿真后圖像如下圖 4 所示。圖4 時(shí)序仿真通過(guò)時(shí)序仿真可以看出，每當(dāng)

16、CLK 上跳沿到來(lái)時(shí)， IN_DATA的值將更新到 OUT_DAT中A ，從而將數(shù)據(jù)導(dǎo)入 DAC0832里面，從 DAC0832出來(lái)的模擬電壓來(lái)控制電 機(jī)的速度。仿真結(jié)果和預(yù)想一致，說(shuō)明程序沒(méi)有錯(cuò)誤，可以下載運(yùn)行。硬件邏輯驗(yàn)證引腳鎖定如圖 5圖 5 FPGA引腳鎖定下載運(yùn)行及調(diào)試結(jié)果分析選擇“tools ”菜單中的“programmer”, 在彈出對(duì)話框中選擇編程模式和變 成目標(biāo)文件，并選擇“ JTAG”編程模式和 Program/configure 。將下載線連至 AS模式端口并加電。單擊“start ”按鈕，當(dāng)“ Progress ”顯示為 100%時(shí)，編程成功， FPGA開始 工作，通過(guò)

17、撥動(dòng)開關(guān)，直流電機(jī)的速度發(fā)生變化，達(dá)到預(yù)期效果。結(jié)語(yǔ)這次 EDA課程設(shè)計(jì)歷時(shí)兩個(gè)星期， 在整整兩個(gè)星期的日子里， 可以說(shuō)是苦多于 甜，但是可以學(xué)的到很多很多的東西，同時(shí)不僅可以鞏固以前所學(xué)過(guò)的知識(shí)，而且 學(xué)到了很多在書本上所沒(méi)有學(xué)到過(guò)的知識(shí)。 通過(guò)這次設(shè)計(jì)， 進(jìn)一步加深了對(duì) EDA的 了解，讓我對(duì)它有了更加濃厚的興趣。特別是當(dāng)每一個(gè)子模塊編寫調(diào)試成功時(shí)，心 里特別的開心。但是在編寫頂層文件的程序時(shí)，遇到了不少問(wèn)題，特別是各元件之 間的連接，以及信號(hào)的定義，總是有錯(cuò)誤，在細(xì)心的檢查下，終于找出了錯(cuò)誤和警 告，排除困難后，程序編譯就通過(guò)了，心里終于舒了一口氣。在波形仿真時(shí)，也遇 到了一點(diǎn)困難 ,

18、想要的結(jié)果不能在波形上得到正確的顯示 : 在設(shè)定輸入的時(shí)鐘信號(hào) 后，數(shù)字秒表開始計(jì)數(shù)，但是始終看不到秒和小時(shí)的循環(huán)計(jì)數(shù)。后來(lái)，在數(shù)十次的 調(diào)試之后，才發(fā)現(xiàn)是因?yàn)檩斎氲臅r(shí)鐘信號(hào)對(duì)于器件的延遲時(shí)間來(lái)說(shuō)太短了。 經(jīng)過(guò)屢 次調(diào)試，終于找到了比較合適的輸入數(shù)值：時(shí)鐘周期設(shè)置在 15 秒左右比較合適。 另外， Endtime 的值需要設(shè)置的長(zhǎng)一點(diǎn)： 500us 左右，這樣就可以觀察到完整的仿 真結(jié)果。 其次，在連接各個(gè)模塊的時(shí)候一定要注意各個(gè)輸入、輸出引腳的線寬， 因?yàn)槊總€(gè)線寬是不一樣的，只要讓各個(gè)線寬互相匹配， 才能得出正確的結(jié)果，否則， 出現(xiàn)任何一點(diǎn)小的誤差就會(huì)導(dǎo)致整個(gè)文件系統(tǒng)的編譯出現(xiàn)錯(cuò)誤提示， 在器件的選擇 上也有一定的技巧， 只有選擇了合適當(dāng)前電路所適合的器件， 編譯才能得到完滿成 功。 通過(guò)這次課程設(shè)計(jì)使我懂得了理論和實(shí)際相結(jié)合是很重要的，只有理論知識(shí) 是遠(yuǎn)遠(yuǎn)不夠的，只有把所學(xué)的理論知識(shí)和實(shí)踐相結(jié)合起來(lái)，從理論中得出結(jié)論，才 能真正為社會(huì)服務(wù)， 從而提高自己的實(shí)際動(dòng)手能力和獨(dú)立思考的能力。 在設(shè)計(jì)的過(guò) 程中遇到問(wèn)題，可以說(shuō)得是困難重重，這畢竟第一次做的，難免會(huì)遇到過(guò)各種各樣 的問(wèn)題，同時(shí)在設(shè)計(jì)的過(guò)程中發(fā)現(xiàn)了自己的不足之處， 對(duì)以前所學(xué)過(guò)的知識(shí)理解得 不夠深刻