建立時(shí)間和保持時(shí)間

1、建立時(shí)間（Tsu：set up time）是指在時(shí)鐘沿到來(lái)之前數(shù)據(jù)從不穩(wěn)定到穩(wěn)定所需的時(shí)間，如果建立的時(shí)間不滿足要求那么數(shù)據(jù)將不能在這個(gè)時(shí)鐘上升沿被穩(wěn)定的打入觸發(fā)器；保持時(shí)間（Th：hold time）是指數(shù)據(jù)穩(wěn)定后保持的時(shí)間，如果保持時(shí)間不滿足要求那么數(shù)據(jù)同樣也不能被穩(wěn)定的打入觸發(fā)器。建立與保持時(shí)間的簡(jiǎn)單示意圖如下圖1所示。圖1 保保持時(shí)間間與建立立時(shí)間的的示意圖圖在FFPGAA設(shè)計(jì)的的同一個(gè)個(gè)模塊中中常常是是包含組組合邏輯輯與時(shí)序序邏輯，為了保保證在這這些邏輯輯的接口口處數(shù)據(jù)據(jù)能穩(wěn)定定的被處處理，那那么對(duì)建建立時(shí)間間與保持持時(shí)間建建立清晰晰的概念念非常重重要。下下面在認(rèn)認(rèn)識(shí)了建建立時(shí)間間與

2、保持持時(shí)間的的概念上上思考如如下的問(wèn)問(wèn)題。舉舉一個(gè)常常見的例例子。圖2 同同步設(shè)計(jì)計(jì)中的一一個(gè)基本本模型圖22為統(tǒng)一一采用一一個(gè)時(shí)鐘鐘的同步步設(shè)計(jì)中中一個(gè)基基本的模模型。圖圖中Tcco是觸觸發(fā)器的的數(shù)據(jù)輸輸出的延延時(shí)；TTdellay是是組合邏邏輯的延延時(shí)；TTsettup是是觸發(fā)器器的建立立時(shí)間；Tpdd為時(shí)鐘鐘的延時(shí)時(shí)。如果果第一個(gè)個(gè)觸發(fā)器器D1建建立時(shí)間間最大為為T1mmax，最小為為T1mmin，組合邏邏輯的延延時(shí)最大大為T22maxx，最小小為T22minn。問(wèn)第第二個(gè)觸觸發(fā)器DD2立時(shí)時(shí)間T33與保持持時(shí)間TT4應(yīng)該該滿足什什么條件件，或者者是知道道了T33與T44那么能能容許的的

3、最大時(shí)時(shí)鐘周期期是多少少。這個(gè)個(gè)問(wèn)題是是在設(shè)計(jì)計(jì)中必須須考慮的的問(wèn)題，只有弄弄清了這這個(gè)問(wèn)題題才能保保證所設(shè)設(shè)計(jì)的組組合邏輯輯的延時(shí)時(shí)是否滿滿足了要要求。下面面通過(guò)時(shí)時(shí)序圖來(lái)來(lái)分析：設(shè)第一一個(gè)觸發(fā)發(fā)器的輸輸入為DD1，輸輸出為QQ1,第第二個(gè)觸觸發(fā)器的的輸入為為D2，輸出為為Q2；時(shí)鐘鐘統(tǒng)一在在上升沿沿進(jìn)行采采樣，為為了便于于分析我我們討論論兩種情情況即第第一：假假設(shè)時(shí)鐘鐘的延時(shí)時(shí)Tpdd為零，其實(shí)這這種情況況在FPPGA設(shè)設(shè)計(jì)中是是常常滿滿足的，由于在在FPGGA 設(shè)設(shè)計(jì)中一一般是采采用統(tǒng)一一的系統(tǒng)統(tǒng)時(shí)鐘，也就是是利用從從全局時(shí)時(shí)鐘管腳腳輸入的的時(shí)鐘，這樣在在內(nèi)部時(shí)時(shí)鐘的延延時(shí)完全全可以忽忽

4、略不計(jì)計(jì)。這種種情況下下不必考考慮保持持時(shí)間，因?yàn)槊棵總€(gè)數(shù)據(jù)據(jù)都是保保持一個(gè)個(gè)時(shí)鐘節(jié)節(jié)拍同時(shí)時(shí)又有線線路的延延時(shí)，也也就是都都是基于于CLOOCK的的延遲遠(yuǎn)遠(yuǎn)小于數(shù)數(shù)據(jù)的延延遲基礎(chǔ)礎(chǔ)上，所所以保持持時(shí)間都都能滿足足要求，重點(diǎn)是是要關(guān)心心建立時(shí)時(shí)間，此此時(shí)如果果D2的的建立時(shí)時(shí)間滿足足要求那那么時(shí)序序圖應(yīng)該該如圖33所示。從圖圖中可以以看出如如果：T-Tcoo-TddelaayTT3即： Tddelaay T-TTco-T3那么么就滿足足了建立立時(shí)間的的要求，其中TT為時(shí)鐘鐘的周期期，這種種情況下下第二個(gè)個(gè)觸發(fā)器器就能在在第二個(gè)個(gè)時(shí)鐘的的升沿就就能穩(wěn)定定的采到到D2，時(shí)序圖圖如圖33所示。圖3

5、符符合要求求的時(shí)序序圖如果果組合邏邏輯的延延時(shí)過(guò)大大使得T-Tcoo-TddelaayTT3這也也就是要要求的DD2的建建立時(shí)間間。從上上面的時(shí)時(shí)序圖中中也可以以看出，D2的的建立時(shí)時(shí)間與保保持時(shí)間間與D11的建立立與保持持時(shí)間是是沒(méi)有關(guān)關(guān)系的，而只和和D2前前面的組組合邏輯輯和D11的數(shù)據(jù)據(jù)傳輸延延時(shí)有關(guān)關(guān)，這也也是一個(gè)個(gè)很重要要的結(jié)論論。說(shuō)明明了延時(shí)時(shí)沒(méi)有疊疊加效應(yīng)應(yīng)。第二二種情況況如果時(shí)時(shí)鐘存在在延時(shí)，這種情情況下就就要考慮慮保持時(shí)時(shí)間了，同時(shí)也也需要考考慮建立立時(shí)間。時(shí)鐘出出現(xiàn)較大大的延時(shí)時(shí)多是采采用了異異步時(shí)鐘鐘的設(shè)計(jì)計(jì)方法，這種方方法較難難保證數(shù)數(shù)據(jù)的同同步性，所以實(shí)實(shí)際的設(shè)設(shè)計(jì)中

6、很很少采用用。此時(shí)時(shí)如果建建立時(shí)間間與保持持時(shí)間都都滿足要要求那么么輸出的的時(shí)序如如圖5所所示。圖5 時(shí)時(shí)鐘存在在延時(shí)但但滿足時(shí)時(shí)序從圖圖5中可可以容易易的看出出對(duì)建立立時(shí)間放放寬了TTpd，所以DD2的建建立時(shí)間間需滿足足要求：TppdTT-Tcco-TT2maaxT3由于于建立時(shí)時(shí)間與保保持時(shí)間間的和是是穩(wěn)定的的一個(gè)時(shí)時(shí)鐘周期期，如果果時(shí)鐘有有延時(shí)，同時(shí)數(shù)數(shù)據(jù)的延延時(shí)也較較小那么么建立時(shí)時(shí)間必然然是增大大的，保保持時(shí)間間就會(huì)隨隨之減小小，如果果減小到到不滿足足D2的的保持時(shí)時(shí)間要求求時(shí)就不不能采集集到正確確的數(shù)據(jù)據(jù)，如圖圖6所示示。這時(shí)時(shí)即T（TppdTTco-T2mmin）T44 即TT

7、coT2mmin-TpddTT4從上上式也可可以看出出如果TTpd0也就就是時(shí)鐘鐘的延時(shí)時(shí)為0那那么同樣樣是要求求TcooT22minnT44，但是是在實(shí)際際的應(yīng)用用中由于于T2的的延時(shí)也也就是線線路的延延時(shí)遠(yuǎn)遠(yuǎn)遠(yuǎn)大于觸觸發(fā)器的的保持時(shí)時(shí)間即TT4所以以不必要要關(guān)系保保持時(shí)間間。圖6 時(shí)時(shí)鐘存在在延時(shí)且且保持時(shí)時(shí)間不滿滿足要求求下面用數(shù)數(shù)字來(lái)說(shuō)說(shuō)明一下下加深理理解（以以下舉例例暫不考考慮hoold timme）：建立時(shí)間間Tseetupp=Tddelaay+ Tcoo- TTpd假假設(shè)Tcco（觸觸發(fā)器固固有的建建立時(shí)間間）= 2nss 假假設(shè)1，Cloock Dellay =0，Datta

8、ddelaay=0，那么數(shù)數(shù)據(jù)poort的的新數(shù)據(jù)據(jù)必須在在時(shí)鐘pportt的時(shí)鐘鐘沿到來(lái)來(lái)之前22ns趕趕到數(shù)據(jù)據(jù)porrt，才才能滿足足觸發(fā)器器的Tcco。 假假設(shè)2，Cloock dellay=0，daata Dellay = 33ns，那么數(shù)數(shù)據(jù)poort的的新數(shù)據(jù)據(jù)必須在在時(shí)鐘pportt的時(shí)鐘鐘沿到來(lái)來(lái)之前55ns就就得趕到到數(shù)據(jù)pportt，其中中的3nns用來(lái)來(lái)使新數(shù)數(shù)據(jù)從數(shù)數(shù)據(jù)poort趕趕到觸發(fā)發(fā)器的DD端(由由于daata Dellay ），剩剩下的22ns用用來(lái)滿足足觸發(fā)器器的Tcco。 假設(shè)設(shè)3，CClocck ddelaay=1nss，ddataa Deelayy

9、= 3nss，由于于時(shí)鐘pportt的時(shí)鐘鐘沿推后后1nss到達(dá)觸觸發(fā)器的的時(shí)鐘端端，那么么數(shù)據(jù)pportt的新數(shù)數(shù)據(jù)只需需在時(shí)鐘鐘porrt的時(shí)時(shí)鐘沿到到來(lái)之前前4nss趕到數(shù)數(shù)據(jù)poort即即可。 假設(shè)設(shè)4，假假設(shè)時(shí)鐘鐘的周期期T=44ns，即你的的系統(tǒng)需需要運(yùn)行行在2550M頻頻率上，那么以以上的假假設(shè)中，假設(shè)22顯然是是不成立立的，也也就是說(shuō)說(shuō)在假設(shè)設(shè)2的情情況下，你的系系統(tǒng)運(yùn)行行頻率是是低于2250MM的，或或者說(shuō)在在2500M系統(tǒng)統(tǒng)里是有有settup timme vviollatiion的的。在假假設(shè)2的的情況下下，由于于Tcoo及Tppd均是是FPGGA的固固有特性性，要想想滿

10、足44ns的的T，那那么唯一一你能做做的就是是想方設(shè)設(shè)法減小小Tdeelayy，也就就是數(shù)據(jù)據(jù)路徑的的延時(shí)。即所謂謂的找出出關(guān)鍵路路徑，想想辦法優(yōu)優(yōu)化之。 總總結(jié)，在在實(shí)際的的設(shè)計(jì)中中，對(duì)于于一個(gè)給給定的IIC,其其實(shí)我們們很容易易看到TT，Tppd，TTsettup，Th都都是固定定不變的的（在跨跨時(shí)鐘域域時(shí)，TTpd會(huì)會(huì)有不同同），那那么我們們需要關(guān)關(guān)心的參參數(shù)就是是Tdeelayy，即數(shù)數(shù)據(jù)路徑徑的延時(shí)時(shí)，控制制好了這這個(gè)延時(shí)時(shí)，那我我們的設(shè)設(shè)計(jì)就不不會(huì)存在在建立時(shí)時(shí)間和保保持時(shí)間間不滿足足的情況況了！后記：有有個(gè)著名名的筆試試題,這這樣說(shuō)道道：時(shí)鐘鐘周期為為T,觸觸發(fā)器DD1的建建立時(shí)

11、間間最大為為T1mmax，最小為為T1mmin，該觸發(fā)發(fā)器的數(shù)數(shù)據(jù)輸出出延時(shí)為為Tcoo。組合合邏輯電電路最大大延遲為為 T22maxx,最小小為T22minn。假設(shè)設(shè)D1在在前，DD2去采采樣D11的數(shù)據(jù)據(jù)（實(shí)際際就是對(duì)對(duì)圖2的的文字描描述），問(wèn)，觸觸發(fā)器DD2的建建立時(shí)間間T3和和保持時(shí)時(shí)間應(yīng)滿滿足什么么條件。這里給給出一個(gè)個(gè)簡(jiǎn)易公公式供大大家死記記一下，以下兩個(gè)個(gè)公式確確定了DD2的TTsettup和和Thoold：1) DD1的TTco + mmax數(shù)數(shù)據(jù)鏈路路延時(shí) + DD2的TTsettup TT（即TT3 DD2的TTholld（即即T4 TTco + TT2miin）其實(shí)上面面的式22可以從從T3+T4=T推出出，不過(guò)過(guò)要注意意把1)中的TT2maax改為為T2mmin即即可。總之，建建立時(shí)間間長(zhǎng)了，保持時(shí)時(shí)間