推挽輸出與開漏輸出

1、鑒于網(wǎng)友們對于開漏輸出和推挽輸出都不是很明白，我把網(wǎng)上所有關于開漏和推挽的講解 都做了整合，雖然不是原創(chuàng)，但也希望大家都可以從中獲益!！推挽輸出與開漏輸出的區(qū)別單片機學習之推挽輸出與漏極開路輸出方式push- pull輸出就是一般所說的推挽輸出，在cmos電路里面應該較cmos輸出更合適，因 為在cmos里面的push - pull輸出能力不可能做得雙極那么大。輸出能力看ic內(nèi)部輸出極 n管p管的面積。和開漏輸出相比，push-pull的高低電平由ic的電源低定，不能簡單的 做邏輯操作等。push-pull是現(xiàn)在cmos電路里面用得最多的輸出級設計方式。什么是oc、od集電極開路門集電極開路o

2、c或源極開路od）open-drain是漏極開路輸出的意思，相當于集電極開路（open-collecto輸出，即tt中的集 電極開路（oc）輸出。一般用于線或、線與，也有的用于電流驅動。open-drain是對mos管而言，open-collecto是對雙極型管而言，在用法上沒啥區(qū)別。 開漏形式的電路有以下幾個特點：利用外部電路的驅動能力，減少ic內(nèi)部的驅動。或驅動比芯片電源電壓高的負載.可以將多個開漏輸出的pin,連接到一條線上。通過一只上拉電阻，在不增加任何器件的 情況下，形成與邏輯”關系。這也是i2c smbus等總線判斷總線占用狀態(tài)的原理。如果作 為圖騰輸出必須接上拉電阻。接容性負載時

3、，下降延是芯片內(nèi)的晶體管，是有源驅動，速度 較快；上升延是無源的外接電阻，速度慢。如果要求速度高電阻選擇要小，功耗會大。所以 負載電阻的選擇要兼顧功耗和速度?？梢岳酶淖兩侠娫吹碾妷?，改變傳輸電平。例如加上上拉電阻就可以提供ttl/cmo電 平輸出等。開漏pin不連接外部的上拉電阻，則只能輸出低電平。一般來說，開漏是用來連接不同電 平的器件，匹配電平用的。正常的cmos輸出級是上、下兩個管子，把上面的管子去掉就是open-drain了。這種輸出 的主要目的有兩個：電平轉換和線與。由于漏級開路，所以后級電路必須接一上拉電阻，上拉電阻的電源電壓就可以決定輸出電 平。這樣你就可以進行任意電平的轉換

4、了。7線與功能主要用于有多個電路對同一信號進行拉低操作的場合，如果本電路不想拉低，就 輸出高電平，因為。pen-drain上面的管子被拿掉，高電平是靠外接的上拉電阻實現(xiàn)的。（而 正常的cmos輸出級，如果出現(xiàn)一個輸出為高另外一個為低時，等于電源短路。）8.open-drain提供了靈活的輸出方式，但是也有其弱點，就是帶來上升沿的延時。因為上升 沿是通過外接上拉無源電阻對負載充電，所以當電阻選擇小時延時就小，但功耗大；反之延 時大功耗小。所以如果對延時有要求，則建議用下降沿輸出。什么是線或邏輯與線與邏輯？在一個結點線)上，連接一個上拉電阻到電源vcc或vdd和n個npn或nmos晶 體管的集電極

5、c或漏極d,這些晶體管的發(fā)射極e或源極s都接到地線上，只要有一個 晶體管飽和，這個結點線)就被拉到地線電平上.因為這些晶體管的基極注入電流(npn)或柵極加上高電平(nmos),晶體管就會飽和，所以這 些基極或柵極對這個結點(線)的關系是或非nor邏輯.如果這個結點后面加一個反相器， 就是或or邏輯.注：個人理解：線與，接上拉電阻至電源。(a)&(b)=(a+b)，由公式較容易理解線與此概 念的由來；如果用下拉電阻和pnp或pmos管就可以構成與非nand邏輯，或用負邏輯關系轉換與/ 或邏輯.注：線或，接下拉電阻至地。(a) + (b)=(ab);這些晶體管常常是一些邏輯電路的集電極開路oc或

6、源極開路od輸出端.這種邏輯通常 稱為線與/線或邏輯，當你看到一些芯片的oc或od輸出端連在一起，而有一個上拉電阻 時，這就是線或/線與了，但有時上拉電阻做在芯片的輸入端內(nèi).順便提示如果不是oc或od芯片的輸出端是不可以連在一起的，總線bus上的雙向輸 出端連在一起是有管理的，同時只能有一個作輸出，而其他是高阻態(tài)只能輸入.什么是推挽結構一般是指兩個三極管分別受兩互補信號的控制，總是在一個三極管導通的時候另 一個截止，要實現(xiàn)線與需要用oc(open collect。門電路。如果輸出級的有兩個三極管，始 終處于一個導通、一個截止的狀態(tài)，也就是兩個三級管推挽相連，這樣的電路結構稱為推拉 式電路或圖騰

7、柱(totem- pole輸出電路(可惜，圖無法貼上)。當輸出低電平時，也就是 下級負載門輸入低電平時，輸出端的電流將是下級門灌入t4;當輸出高電平時，也就是下 級負載門輸入高電平時，輸出端的電流將是下級門從本級電源經(jīng)t& dl拉出。這樣一來， 輸出高低電平時，t3 一路和t4 一路將交替工作，從而減低了功耗，提高了每個管的承受 能力。又由于不論走哪一路，管子導通電阻都很小，使rc常數(shù)很小，轉變速度很快。因此 推拉式輸出級既提高電路的負載能力，又提高開關速度。供你參考。推挽電路是兩個參數(shù)相同的三極管或mosfet，以推挽方式存在于電路中，各負責正負半周的 波形放大任務，電路工作時，兩只對稱的功

8、率開關管每次只有一個導通，所以導通損耗小效其他資料：推挽電路是兩不同極性晶體管輸出電路無輸出變壓器(有ot、ocl等)。是兩個參數(shù)相同的 功率bjt管或mosfet管，以推挽方式存在于電路中，各負責正負半周的波形放大任務，電路 工作時，兩只對稱的功率開關管每次只有一個導通，所以導通損耗小效率高。推挽輸出既可 以向負載灌電流，也可以從負載抽取電流。如果輸出級的有兩個三極管，始終處于一個導通、一個截止的狀態(tài)，也就是兩個三級管推挽 相連，這樣的電路結構稱為推拉式電路或圖騰柱(totem-pole)輸出電路。當輸出低電平時， 也就是下級負載門輸入低電平時，輸出端的電流將是下級門灌入t4;當輸出高電平時

9、，也 就是下級負載門輸入高電平時，輸出端的電流將是下級門從本級電源經(jīng)t3. d1拉出。這樣 一來，輸出高低電平時，t3 一路和t4 一路將交替工作，從而減低了功耗，提高了每個管 的承受能力。又由于不論走哪一路，管子導通電阻都很小，使rc常數(shù)很小，轉變速度很快。 因此，推拉式輸出級既提高電路的負載能力，又提高開關速度。推挽結構一般是指兩個三極管分別受兩互補信號的控制，總是在一個三極管導通的時候另一 個截止。要實現(xiàn)線與需要用oc門電路。推挽電路適用于低電壓大電流的場合，廣泛應用于功放電路和開關電源中。它的優(yōu)點是：結構簡單，開關變壓器磁芯利用率高，推挽電路工作時，兩只對稱的功率開關管每次只有一 個導

10、通，所以導通損耗小。缺點是：變壓器帶有中心抽頭，而且開關管的承受電壓較高；由于變壓器原邊漏感的存在， 功率開關管關斷的瞬間，漏源極會產(chǎn)生較大的電壓尖峰，另外輸入電流的紋波較大，因而輸 入濾波器的體積較大。為漏極開路是數(shù)字集成塊cmos塊的使用條件。推挽輸出是數(shù)字電路里的一種功率放大電路 的一種應用，用兩個晶體管分別工作在甲類狀態(tài)，使用時兩個管子交替工作。弱上拉是為了 保證該點電位的電壓值不能過低。推挽輸出與開漏輸出的區(qū)別推挽輸出:可以輸出高,低電平，連接數(shù)字器件；推挽結構一般是指兩個三極管分別受兩互補信號的控制，總是在一個三極管導通的時候 另一個截止.Push-Pull輸出就是一般所說的推挽輸

11、出，在CMOS電路里面應該較CMOS輸出更合適， 應為在CMOS里面的push - pull輸出能力不可能做得雙極那么大。輸出能力看內(nèi)部輸出 極N管P管的面積。和開漏輸出相比，push-pull的高低電平由IC的電源低定，不能簡單 的做邏輯操作等。push -pull是現(xiàn)在CMOS電路里面用得最多的輸出級設計方式。at91rm9200 GPIO 模擬 I2C 接口時注意！要實現(xiàn)線與需要用OC(open collector門電路.是兩個參數(shù)相同的三極管或MOSFET, 以推挽方式存在于電路中，各負責正負半周的波形放大任務，電路工作時，兩只對稱的功率開關 管每次只有一個導通，所以導通損耗小1效率高

12、。輸出既可以向負載灌電流，也可以從負載抽取電流。開漏輸出:輸出端相當于三極管的集電極.要得到高電平狀態(tài)需要上拉電阻才行.適合于做電 流型的驅動，其吸收電流的能力相對強（一般20ma以內(nèi)）.很多芯片的供電電壓不一樣，有3.3v和5.0v，需要把幾種IC的不同口連接在一起，是不是直 接連接就可以了？實際上系統(tǒng)是應用在I2C上面。簡答：1、部分3.3V器件有5V兼容性，可以利用這種容性直接連接2、應用電壓轉換器件，如TPS76733就是5V輸入，轉換成3.3V、1A輸出。/開漏電路特點及應用在電路設計時我們常常遇到開漏（open drair）和開集（open collect的概念。本人雖然 在念書時

13、就知道其基本的用法，而且在設計中并未遇的過問題。但是前兩天有位同事向我問 起了這個概念。我忽然覺得自己對其概念了解的并不系統(tǒng)。近日，忙里偷閑對其進行了下總 結。所謂開漏電路概念中提到的漏”就是指MOSFET 的漏極。同理，開集電路中的集，就是指三 極管的集電極。開漏電路就是指以MOSFET 的漏極為輸出的電路。一般的用法是會在漏極 外部的電路添加上拉電阻。完整的開漏電路應該由開漏器件和開漏上拉電阻組成。如圖1所示：組成開漏形式的電路有以下幾個特點：利用外部電路的驅動能力，減少IC內(nèi)部的驅動。當IC內(nèi)部MOSFET 導通時，驅動電流 是從外部的VCC流經(jīng)R pull-up, MOSFET 到GN

14、D o IC內(nèi)部僅需很下的柵極驅動電流。如 圖1?？梢詫⒍鄠€開漏輸出的Pin,連接到一條線上。形成與邏輯”關系。如圖1,當PIN_A、 PIN_B、PIN_C任意一個變低后，開漏線上的邏輯就為0了。這也是I2C, SMBus等總線判 斷總線占用狀態(tài)的原理?？梢岳酶淖兩侠娫吹碾妷海淖儌鬏旊娖?。如圖2, IC的邏輯電平由電源Vcc 1決定， 而輸出高電平則由Vcc2決定。這樣我們就可以用低電平邏輯控制輸出高電平邏輯了。開漏Pin不連接外部的上拉電阻，則只能輸出低電平因此對于經(jīng)典的51單片機的P0 口而 言，要想做輸入輸出功能必須加外部上拉電阻，否則無法輸出高電平邏輯）。標準的開漏腳一般只有輸

15、出的能力。添加其它的判斷電路，才能具備雙向輸入、輸出的能 力。應用中需注意：開漏和開集的原理類似，在許多應用中我們利用開集電路代替開漏電路。例如，某輸入 Pin要求由開漏電路驅動。則我們常見的驅動方式是利用一個三極管組成開集電路來驅動它， 即方便又節(jié)省成本。如圖3。上拉電阻R pull-ui的 阻值 決定了 邏輯電平轉換的沿的速度。阻值越大，速度越 低功耗越小。反之亦然。開漏輸出:輸出端相當于三極管的集電極.要得到高電平狀態(tài)需要上拉電阻才行.適合于做電流型的驅動， 其吸收電流的能力相對強（一般20ma以內(nèi)）.推挽結構一般是指兩個三極管分別受兩互補信號的控制，總是在一個三極管導通的時候另一個截止

16、.要實現(xiàn)“線與”需要用OC（open collector）門電路.是兩個參數(shù)相同的三極管或MOSFET,以推挽方式/開漏電路特點及應用在電路設計時我們常常遇到開漏（open drain）和開集（open collector）的概念。所謂開漏電路概念中提到的“漏”就是指MOSFET的漏極。同理，開集電路中的“集”就是指三極管的 集電極。開漏電路就是指以MOSFET的漏極為輸出的電路。一般的用法是會在漏極外部的電路添加上拉電阻。 完整的開漏電路應該由開漏器件和開漏上拉電阻組成。如圖1所示：組成開漏形式的電路有以下幾個特點：利用外部電路的驅動能力，減少IC內(nèi)部的驅動（或驅動比芯片電源電壓高的負載）。

17、當IC內(nèi)部MOSFET 導通時，驅動電流是從外部的VCC流經(jīng)R pull-up , MOSFET到GND。IC內(nèi)部僅需很下的柵極驅動電流。如 圖1?？梢詫⒍鄠€開漏輸出的Pin，連接到一條線上。形成“與邏輯”關系。如圖1,當PIN_A、PIN_B、PIN _C任意一個變低后，開漏線上的邏輯就為0 了。這也是I2C，SMBus等總線判斷總線占用狀態(tài)的原理。如果 作為輸出必須接上拉電阻。接容性負載時，下降延是芯片內(nèi)的晶體管，是有源驅動，速度較快；上升延是無 源的外接電阻，速度慢。如果要求速度高電阻選擇要小，功耗會大。所以負載電阻的選擇要兼顧功耗和速度。可以利用改變上拉電源的電壓，改變傳輸電平。如圖2

18、,就的邏輯電平由電源Vcc1決定，而輸出高電平 則由Vcc2 （上拉電阻的電源電壓）決定。這樣我們就可以用低電平邏輯控制輸出高電平邏輯了（這樣你就可 以進行任意電平的轉換）。（例如加上上拉電阻就可以提供TTL/CMOS電平輸出等。）開漏Pin不連接外部的上拉電阻，則只能輸出低電平（因此對于經(jīng)典的51單片機的？0口而言，要想做輸 入輸出功能必須加外部上拉電阻，否則無法輸出高電平邏輯）。一般來說，開漏是用來連接不同電平的器件， 匹配電平用的。標準的開漏腳一般只有輸出的能力。添加其它的判斷電路，才能具備雙向輸入、輸出的能力。正常的CMOS輸出級是上、下兩個管子，把上面的管子去掉就是OPEN-DRAI

19、N 了。這種輸出的主要目的有兩 個：電平轉換、線與。7線與功能主要用于有多個電路對同一信號進行拉低操作的場合，如果本電路不想拉低，就輸出高電平，因 為OPEN-DRAIN上面的管子被拿掉，高電平是靠外接的上拉電阻實現(xiàn)的。（而正常的CMOS輸出級，如果出現(xiàn) 一個輸出為高另外一個為低時，等于電源短路。）8.OPEN-DRAIN提供了靈活的輸出方式，但是也有其弱點，就是帶來上升沿的延時。因為上升沿是通過外接上 拉無源電阻對負載充電，所以當電阻選擇小時延時就小，但功耗大；反之延時大功耗小。所以如果對延時有 要求，則建議用下降沿輸出。應用中需注意：開漏和開集的原理類似，在許多應用中我們利用開集電路代替開

20、漏電路。例如，某輸入Pin要求由開漏電路驅動。則我們常見的驅動方式是利用一個三極管組成開集電路來驅動它，即方便又節(jié)省成本。上拉電阻R pull-up的阻值決定了邏輯電平轉換的沿的速度。阻值越大，速度越低功耗越小。反之亦然。Push-Pull輸出就是一般所說的推挽輸出，在CMOS電路里面應該較CMOS輸出更合適，因為在CMOS里 面的push-pull輸出能力不可能做得雙極那么大。輸出能力看IC內(nèi)部輸出極N管P管的面積。和開漏輸出 相比，push-pull的高低電平由IC的電源低定，不能簡單的做邏輯操作等。push-pull是現(xiàn)在CMOS電路 里面用得最多的輸出級設計方式。當然open drai

21、n也不是沒有代價，這就是輸出的驅動能力很差。輸出的驅動能力很差的說法不準確，驅動 能力取決于就中的末級晶體管功率。OD只是帶來上升沿的延時，因為上升沿是通過外接上拉無源電阻對負 載充電的，當電阻選擇小時延時就小、但功耗大，反之延時大功耗小。OPEN DRAIN提供了靈活的輸出方式， 但也是有代價的，如果對延時有要求，建議用下降沿輸出。電阻小延時小的前提條件是電阻選擇的原則應在末級晶體管功耗允許范圍內(nèi)，有經(jīng)驗的設計者在使用邏輯芯 片時，不會選擇1歐姆的電阻作為上拉電阻。在脈沖的上升沿電源通過上拉無源電阻對負載充電，顯然電阻 越小上升時間越短，在脈沖的下降沿，除了負載通過有源晶體管放電外，電源也通

22、過上拉電阻和導通的晶體 管對地形成通路，帶來的問題是芯片的功耗和耗電問題。電阻影響上升沿，不影響下降沿。如果使用中不 關心上升沿，上拉電阻就可選擇盡可能的大點，以減少對地通路的電流。如果對上升沿時間要求較高，電 阻大小的選擇應以芯片功耗為參考。什么是OC、OD集電極開路門（集電極開路OC或源極開路OD）open-drain是漏極開路輸出的意思，相當于集電極開路（open-collector）輸出，即ttl中的集電極開路（o c）輸出。一般用于線或、線與，也有的用于電流驅動。open-drain是對mos管而言，open-collector是對雙極型管而言，在用法上沒啥區(qū)別。什么是線或邏輯與線與

23、邏輯？線與邏輯，即兩個輸出端（包括兩個以上）直接互連就可以實現(xiàn)“ AND ”的邏輯功能。在總線傳輸?shù)葘嶋H應 用中需要多個門的輸出端并聯(lián)連接使用，而一般TTL門輸出端并不能直接并接使用，否則這些門的輸出管之 間由于低阻抗形成很大的短路電流（灌電流），而燒壞器件。在硬件上，可用OC門或三態(tài)門（ST門）來實 現(xiàn)。用OC門實現(xiàn)線與，應同時在輸出端口應加一個上拉電阻。三態(tài)門（ST門）主要用在應用于多個門輸出共享數(shù)據(jù)總線，為避免多個門輸出同時占用數(shù)據(jù)總線，這些門的 使能信號（EN）中只允許有一個為有效電平（如高電平），由于三態(tài)門的輸出是推拉式的低阻輸出，且不需 接上拉（負載）電阻，所以開關速度比OC門快，

24、常用三態(tài)門作為輸出緩沖器。在一個結點（線）上，連接一個上拉電阻到電源VCC或VDD和n個NPN或NMOS晶體管的集電極C或漏 極D,這些晶體管的發(fā)射極E或源極S都接到地線上，只要有一個晶體管飽和，這個結點（線）就被拉到 地線電平上.因為這些晶體管的基極注入電流(NPN)或柵極加上高電平(NMOS),晶體管就會飽和，所以這些基極或柵極對 這個結點(線)的關系是或非NOR邏輯.如果這個結點后面加一個反相器，就是或OR邏輯.注：個人理解：線與，接上拉電阻至電源。(A)&(B)=(A+B)，由公式較容易理解線與此概念的由來；如果用下拉電阻和PNP或PMOS管就可以構成與非NAND邏輯，或用負邏輯關系轉換與/或邏輯.注：線或，接下拉電阻至地。(A) + (B)=(AB);這些晶體管常常是一些邏輯電路的集電極開路OC或源極開路OD輸出端.這種邏輯通常稱為線與/線或邏 輯，當你看到一些芯片的OC或OD輸出端連在一起，而有一個上拉電阻時，