半導(dǎo)體業(yè)Chiplet技術(shù)專題報告

半導(dǎo)體業(yè)Chiplet技術(shù)專題報告Chiplet成打破制程發(fā)展桎梏的勝負(fù)手，國內(nèi)半導(dǎo)體迎來換道超車機(jī)遇全球競逐先進(jìn)封裝行業(yè)，半導(dǎo)體行業(yè)迎來新變革。摩爾定律自從7nm工藝節(jié)點(diǎn)以后發(fā)展速度逐步放緩，如何突破限制繼續(xù)推進(jìn)芯片性能提升、成本降低成為了半導(dǎo)體行業(yè)技術(shù)發(fā)展的核心關(guān)注點(diǎn)，當(dāng)前各項技術(shù)中Chiplet、2.5D/3D先進(jìn)封裝已逐步成熟，部分龍頭已采用Chiplet+先進(jìn)封裝的形式推進(jìn)產(chǎn)品技術(shù)迭代。后摩爾時代下，Chiplet為國內(nèi)半導(dǎo)體行業(yè)實(shí)現(xiàn)換道超車提供重要引擎。Chiplet被視為中國與國外差距相對較小的先進(jìn)封裝技術(shù)，有望帶領(lǐng)中國半導(dǎo)體產(chǎn)業(yè)在后摩爾時代實(shí)現(xiàn)質(zhì)的突破。中國企業(yè)亦在Chiplet上有所作為，積極融入UCIe生態(tài)，走向Chiplet研發(fā)的道路，未來或?qū)⒂懈鄧鴥?nèi)半導(dǎo)體企業(yè)用Chiplet技術(shù)實(shí)現(xiàn)換道超車。延續(xù)摩爾定律：SoC技術(shù)輝煌后面臨良率低&成本高等挑戰(zhàn)目前，主流系統(tǒng)級單芯片（SoC）將多個負(fù)責(zé)不同類型計算任務(wù)的計算單元，通過光刻的形式制作到同一塊晶圓上。以旗艦級智能手機(jī)的SoC芯片為例，基本都集成了CPU、GPU、DSP、ISP、NPU、Modem等眾多不同功能的計算單元，以及諸多的接口IP，追求的是高度集成化，利用先進(jìn)制程對于所有的單元進(jìn)行全面的提升。隨著先進(jìn)工藝節(jié)點(diǎn)不斷演進(jìn)，單顆芯片上可容納的晶體管數(shù)量及單位面積性能不斷提升。以80mm2面積的芯片裸片為例，在16nm工藝節(jié)點(diǎn)下，單顆裸片可容納的晶體管數(shù)量為21.12億個；

在7nm工藝節(jié)點(diǎn)下，該晶體管數(shù)量可增長到69.68億個。然而SoC芯片性能的提升與芯片的制造工藝息息相關(guān)，良率問題難以解決。隨著半導(dǎo)體工藝的進(jìn)步，在同等面積大小的區(qū)域里，擠進(jìn)越來越多的硅電路，漏電流增加、散熱問題大、時鐘頻率增長減慢等問題難以解決，芯片設(shè)計的難度和復(fù)雜度也在進(jìn)一步增加。新工藝制程開發(fā)成本呈指數(shù)級增長且開發(fā)周期很長，增加的成本難以被攤薄。芯片設(shè)計成本構(gòu)成一般包括EDA軟件、IP采購、芯片驗(yàn)證與流片、相關(guān)硬件和人力成本等。根據(jù)IBS統(tǒng)計數(shù)據(jù)，22nm制程之后每代技術(shù)設(shè)計成本增加均超過50%。設(shè)計一顆28nmSoC芯片成本約為5000萬美元，而7nm則需要3億美元，3nm的設(shè)計成本可能達(dá)到15億美元。隨著半導(dǎo)體工藝節(jié)點(diǎn)越來越接近物理極限，每一代半導(dǎo)體工藝節(jié)點(diǎn)提升對于芯片性能帶來的收益也越來越小，通常在15%左右。從盈利能力來看，從28nm推進(jìn)至20nm節(jié)點(diǎn)，單個晶體管成本不降反升，性能提升逐漸趨緩，在3nm以下的制程升級變得更加困難。根據(jù)IBS，隨著制程工藝的推進(jìn)，單位數(shù)量的晶體管成本的下降幅度在降低。從16nm到10nm，每10億顆晶體管的成本下降23.5%，而從5nm到3nm成本僅下降4%。超越摩爾定律：Chiplet助力實(shí)現(xiàn)性能&功耗&成本平衡未來隨著半導(dǎo)體工藝越來越接近極限，每一代工藝帶來的性能增益越來越小，先進(jìn)封裝可望取代半導(dǎo)體工藝成為芯片性能提升的主要推動力。根據(jù)Yole，2022-2026年，與前端制造相比，先進(jìn)封裝領(lǐng)域的技術(shù)迭代將繼續(xù)以更快的速度進(jìn)行。先進(jìn)封裝通過更緊密地集成內(nèi)存和邏輯，使計算系統(tǒng)的性能持續(xù)增長。在先進(jìn)封裝領(lǐng)域，有兩條由應(yīng)用驅(qū)動的技術(shù)路徑。其一的主要需求是提升互聯(lián)密度，從而解決芯片之間的通信帶寬，代表產(chǎn)品是基于2.5D/3D高級封裝的HBMDRAM接口標(biāo)準(zhǔn)，使用HBM可以將DRAM和處理器（CPU，GPU以及其他ASIC）之間的通信帶寬大大提升，從而緩解這些處理器的內(nèi)存墻問題。目前，HBM已經(jīng)成為高端GPU的標(biāo)配，同時也應(yīng)用于部分針對云端處理的AI芯片（例如谷歌的TPU）中。除此之外，另一條技術(shù)路徑是Chiplet，即在封裝系統(tǒng)里面不再使用少量的大芯片做集成，而是改用數(shù)量更多但是尺寸更小的芯片粒（Chiplet）作為基本單位。Chiplet（芯粒）是一種可平衡計算性能與成本，提高設(shè)計靈活度，且提升IP模塊經(jīng)濟(jì)性和復(fù)用性的新技術(shù)之一。Chiplet實(shí)現(xiàn)原理如同搭積木一樣，把一些預(yù)先在工藝線上生產(chǎn)好的實(shí)現(xiàn)特定功能的芯片裸片，再將這些模塊化的小芯片（裸片）互連起來，通過先進(jìn)的集成技術(shù)（如3D集成等）集成封裝在一起，從而形成一個異構(gòu)集成系統(tǒng)芯片。Chiplet技術(shù)是一種通過總線和先進(jìn)封裝技術(shù)實(shí)現(xiàn)異質(zhì)集成的封裝形式。Chiplet封裝帶來的是對傳統(tǒng)片上系統(tǒng)集成模式的革新，主要表現(xiàn)在：（1）良率提升：降低單片晶圓集成工藝良率風(fēng)險，達(dá)到成本可控，有設(shè)計彈性，可實(shí)現(xiàn)芯片定制化；（2）Chiplet將大尺寸的多核心的設(shè)計，分散到較小的小芯片，更能滿足現(xiàn)今高效能運(yùn)算處理器的需求；

（3）彈性的設(shè)計方式不僅提升靈活性，且可實(shí)現(xiàn)包括模塊組裝、芯片網(wǎng)絡(luò)、異構(gòu)系統(tǒng)與元件集成四個方面的功能，從而進(jìn)一步降低成本（例如某些對于邏輯性能需求不高的模組可以使用成熟工藝）并提升性能。基于小芯片的面積優(yōu)勢，Chiplet可以大幅提高大型芯片的良率。目前在高性能計算、AI等方面的巨大運(yùn)算需求，推動了邏輯芯片內(nèi)的運(yùn)算核心數(shù)量快速上升，與此同時，配套的SRAM容量、I/O數(shù)量也在大幅提升，使得整個芯片不僅晶體管數(shù)量暴漲，芯片的面積也不斷增大。通過Chiplet設(shè)計將大芯片分成更小的芯片可以有效改善良率，同時也能夠降低因?yàn)椴涣悸识鴮?dǎo)致的成本增加，多芯片集成在越先進(jìn)工藝下(如5nm)越具有顯著的優(yōu)勢，因?yàn)樵?00mm2面積的單片系統(tǒng)中，硅片缺陷導(dǎo)致的額外成本占總制造成本的50%以上?；谛酒M成的靈活性，Chiplet能降低芯片制造的成本。一顆SoC包含不同的計算單元，同時也有SRAM、各種I/O接口、模擬或數(shù)?；旌显?，其中邏輯計算單元通常依賴于先進(jìn)制程提升性能，其他部分對于制程工藝的要求并不高，有些即使采用成熟工藝，也能夠發(fā)揮很好的性能。因此，將SoC進(jìn)行Chiplet化之后，不同的芯粒可以根據(jù)需要來選擇合適的工藝制程分開制造，然后再通過先進(jìn)封裝技術(shù)進(jìn)行組裝，不需要全部都采用先進(jìn)的制程在一塊晶圓上進(jìn)行一體化制造，這樣可以極大的降低芯片的制造成本?；谛⌒酒M成的靈活性，Chiplet可以降低設(shè)計的復(fù)雜度和設(shè)計成本。因?yàn)槿绻谛酒O(shè)計階段，就將大規(guī)模的SoC按照不同的功能模塊分解為一個個的芯粒，那么部分芯?？梢宰龅筋愃颇K化的設(shè)計，而且可以重復(fù)運(yùn)用在不同的芯片產(chǎn)品當(dāng)中。這樣不僅可以大幅降低芯片設(shè)計的難度和設(shè)計成本，同時也有利于后續(xù)產(chǎn)品的迭代，加速產(chǎn)品的上市周期。而且，把SoC拆分成幾個關(guān)鍵的“Chiplet”，讓每顆Chiplet能夠同時出貨到10種甚至更多的應(yīng)用中去平衡研發(fā)成本，能夠避免一顆大SoC芯片設(shè)計出來后沒有足夠出貨量帶來的巨大損失，縮短研發(fā)周期、研發(fā)人員投入等。Chiplet是中國半導(dǎo)體實(shí)現(xiàn)換道超車的重要引擎。我們認(rèn)為，Chiplet在半導(dǎo)體產(chǎn)業(yè)技術(shù)趨勢中核心解決的問題是大芯片性能提升與成本增加的商業(yè)性失衡，對于中國半導(dǎo)體產(chǎn)業(yè)而言更為重要的意義則在于在先進(jìn)制程發(fā)展受限的情況下，通過更為成熟可控的技術(shù)平臺實(shí)現(xiàn)性能達(dá)成與成本考量的均衡（制程低則晶體管數(shù)量相同情況下如果做SoC則將面臨核心數(shù)量多、面積大、良率低、成本高的問題，用Chiplet的形態(tài)加上2.5D封裝可以降低綜合成本）。國內(nèi)芯片設(shè)計、應(yīng)用產(chǎn)業(yè)鏈應(yīng)該參與到全球Chiplet生態(tài)系統(tǒng)中一起協(xié)作，為相關(guān)行業(yè)技術(shù)規(guī)范、標(biāo)準(zhǔn)的完善添磚加瓦，或補(bǔ)充不同的功能模塊，以實(shí)現(xiàn)不同芯粒之間的互連，積極解決信號衰減、散熱、應(yīng)力等諸多挑戰(zhàn)，推動中國產(chǎn)業(yè)發(fā)展的技術(shù)儲備和應(yīng)用，為Chiplet芯片國產(chǎn)化和產(chǎn)業(yè)應(yīng)用奠定基礎(chǔ)。Chiplet顛覆半導(dǎo)體產(chǎn)業(yè)發(fā)展，需求端創(chuàng)新下標(biāo)的價值走向重估早在2014年，國內(nèi)某核心設(shè)計公司與臺積電的CoWoS（Chip-on-Wafer-on-Substrate）合作產(chǎn)品已經(jīng)發(fā)布，在2019年推出了基于Chiplet技術(shù)的7nm鯤鵬920處理器，Chiplet技術(shù)逐步走向成熟。目前，已有AMD、英特爾、臺積電為代表的多家集成電路產(chǎn)業(yè)鏈領(lǐng)導(dǎo)廠商先后發(fā)布了量產(chǎn)可行的Chiplet解決方案、接口協(xié)議或封裝技術(shù)。其中，AMD、Intel已經(jīng)率先實(shí)現(xiàn)Chiplet量產(chǎn)。拓寬下游產(chǎn)業(yè)鏈加速Chiplet生態(tài)發(fā)展。近年來，Chiplet下游主要應(yīng)用于計算&數(shù)據(jù)存儲，但當(dāng)前已呈擴(kuò)圍之勢，以服務(wù)器主控CPU為例，其對于算力要求非常高，考慮到芯片面積較大抬升成本，使用Chiplet可以降低設(shè)計難度、提升良率、降低設(shè)計和制造成本。預(yù)計至2024年，全球基于Chiplet的器件市場規(guī)?？蛇_(dá)到59億美元左右。高性能服務(wù)器/數(shù)據(jù)中心、自動駕駛、筆記本/臺式電腦、高端智能手機(jī)等將在未來幾年成為Chiplet的主要應(yīng)用場景，引領(lǐng)該市場增長。未來Chiplet產(chǎn)業(yè)會逐漸成熟，形成包括互聯(lián)接口、架構(gòu)設(shè)計、制造、先進(jìn)封裝、基板等完整產(chǎn)業(yè)鏈，中國廠商面臨巨大發(fā)展機(jī)遇。短期內(nèi)，各Chiplet廠商會通過自重用和自迭代利用這項技術(shù)的多項優(yōu)勢，而在接口、協(xié)議、工藝都更加開放和成熟的未來，產(chǎn)業(yè)鏈的各環(huán)節(jié)都將迎來換血。我們看好由Chiplet帶動的后摩爾時代下產(chǎn)業(yè)鏈整合機(jī)會，將體現(xiàn)在需求端創(chuàng)新及商業(yè)模式升級下的重估，封裝測試、封測設(shè)備、IC載板、IP/EDA企業(yè)都將迎來新的增長機(jī)遇。IP：UCIe為國內(nèi)企業(yè)商業(yè)化IP硬核創(chuàng)造條件IP核是具有知識產(chǎn)權(quán)核的集成電路芯核的總稱，是芯片設(shè)計環(huán)節(jié)中逐步分離出來的經(jīng)過反復(fù)驗(yàn)證過的、具有特定功能的、可以重復(fù)使用的、包含特定核心元素的（指令集、功能描述、代碼等）集成電路設(shè)計宏模塊（邏輯或功能單元），可以理解為部分可重復(fù)使用的“芯片設(shè)計模塊”，如AHB、APB、以太網(wǎng)、SPI、USB、UART內(nèi)核等，其作用就是在芯片設(shè)計環(huán)節(jié)中降低冗余設(shè)計成本及錯誤發(fā)生的風(fēng)險，提高芯片設(shè)計效率。采用IP授權(quán)方式設(shè)計和開發(fā)芯片有如下優(yōu)點(diǎn)：

1、經(jīng)過驗(yàn)證的優(yōu)質(zhì)IP模塊，具有高性能、功耗低、可復(fù)用、可規(guī)?；?、成本適中的特點(diǎn)，可作為獨(dú)立設(shè)計成果被交換、轉(zhuǎn)讓和銷售；

2、使用IP模塊可以讓芯片設(shè)計廠商基于現(xiàn)成的“模塊”開發(fā)芯片，避免了重復(fù)勞動，有利于芯片設(shè)計廠商將精力聚焦到提升核心競爭力的研發(fā)中。隨著先進(jìn)制程的演進(jìn)，線寬的縮小使得芯片中晶體管數(shù)量大幅提升，使得單顆芯片中可集成的IP數(shù)量也大幅增加。根據(jù)IBS報告，以28nm工藝節(jié)點(diǎn)為例，單顆芯片中已可集成的IP數(shù)量為87個。當(dāng)工藝節(jié)點(diǎn)演進(jìn)至7nm時，可集成的IP數(shù)量達(dá)到178個。單顆芯片可集成IP數(shù)量增多為更多IP在SoC中實(shí)現(xiàn)可復(fù)用提供新的空間，從而推動半導(dǎo)體IP市場進(jìn)一步發(fā)展。半導(dǎo)體IP因技術(shù)密集度高、知識產(chǎn)權(quán)集中、商業(yè)價值昂貴，處于產(chǎn)業(yè)鏈的金字塔尖。由于IC的復(fù)雜度以每年55%的速率遞增，設(shè)計能力每年僅提高21%，而IP的復(fù)用可以大大縮短設(shè)計周期。此外，獨(dú)立IP可有效降低芯片設(shè)計公司的運(yùn)營成本、使其專注于核心優(yōu)勢領(lǐng)域，同時專業(yè)化分工背景下規(guī)模效應(yīng)更顯著。中國市場方面，近年來，中國集成電路產(chǎn)業(yè)蓬勃發(fā)展，帶動了IP需求快速增長，尤其是自主可控的優(yōu)質(zhì)國產(chǎn)IP。雖然目前規(guī)模有限，但就產(chǎn)品種類而言，國內(nèi)半導(dǎo)體IP已經(jīng)覆蓋處理器和微控制器、存儲器、外設(shè)及接口、模擬和混合電路、通信、圖像和媒體等各類IP。就全球市場而言，目前中國半導(dǎo)體IP產(chǎn)業(yè)在總體的規(guī)模上還比較小，但在市場規(guī)模擴(kuò)大、新興市場帶動芯片設(shè)計需求、設(shè)計產(chǎn)業(yè)的高速發(fā)展和技術(shù)升級新增需求幾大推動力下，未來發(fā)展可期。2021年，全球半導(dǎo)體IP市場規(guī)模達(dá)58億美元，預(yù)計2027年有望超100億美元。競爭格局相對穩(wěn)定，市場集中度較高。半導(dǎo)體IP的市場參與者可大致分為兩類：一類是與EDA工具捆綁型的半導(dǎo)體IP供應(yīng)商，如Synopsys、Cadence等；一類是提供專業(yè)領(lǐng)域IP的半導(dǎo)體IP供應(yīng)商，如ARM、芯原、CEVA、Imagination等。近年來，Arm和Synopsys一直位列全球IP市場前兩位，以許可收入計，Synopsys以2021年31.2%的市場份額在IP許可收入方面位居第一，CR2為56.80%；以版稅收入計，ARM市占率達(dá)到60.80%，其中由中國資本控股的IMG排名第四位，市占率為5%。Chiplet可以理解為更大程度的IP復(fù)用，亦即芯片級的IP硬核的復(fù)用。當(dāng)硬核是以硅片的形式提供時，就變成了Chiplet。Chiplet帶來的芯片級IP復(fù)用將進(jìn)一步放大相關(guān)優(yōu)質(zhì)企業(yè)業(yè)務(wù)基礎(chǔ)和實(shí)力。選取不同供應(yīng)商的Chiplet進(jìn)行應(yīng)用時需要有統(tǒng)一連接不同制程和材料的標(biāo)準(zhǔn)。過去在各廠商使用自己制定的互聯(lián)接口時，各家CCD無法在同一大芯片設(shè)計上使用，互聯(lián)標(biāo)準(zhǔn)的不統(tǒng)一是Chiplet發(fā)展的關(guān)鍵瓶頸之一。UCIe為實(shí)現(xiàn)Chiplet封裝提供標(biāo)準(zhǔn)化連接，為國內(nèi)企業(yè)商業(yè)化IP硬核創(chuàng)造條件。UCIe，即UniversalChipletInterconnectExpress，是Intel、AMD、ARM、高通、三星、臺積電、日月光、GoogleCloud、Meta和微軟等公司聯(lián)合推出的Die-to-Die互連標(biāo)準(zhǔn)，其主要目的是統(tǒng)一Chiplet（芯粒）之間的互連接口標(biāo)準(zhǔn)，打造一個開放性的Chiplet生態(tài)系統(tǒng)。UCIe在解決Chiplet標(biāo)準(zhǔn)化方面具有劃時代意義。UCIe是一個開放的行業(yè)互連標(biāo)準(zhǔn)，可以實(shí)現(xiàn)Chiplet間的封裝級互連，具有高帶寬、低延遲、經(jīng)濟(jì)節(jié)能的優(yōu)點(diǎn)，能夠滿足整個計算領(lǐng)域，包括云端、邊緣端、企業(yè)、5G、汽車、高性能計算和移動設(shè)備等，對算力、內(nèi)存、存儲和互連不斷增長的需求。UCIe具有封裝集成不同Die的能力，這些Die可以來自不同的晶圓廠、采用不同的設(shè)計和封裝方式。先進(jìn)封裝：Chiplet下封裝技術(shù)價值凸顯，國內(nèi)OSAT廠商強(qiáng)者恒強(qiáng)半導(dǎo)體產(chǎn)品在由二維向三維發(fā)展，從技術(shù)發(fā)展方向半導(dǎo)體產(chǎn)品出現(xiàn)了系統(tǒng)級封裝（SiP）等新的封裝方式，從技術(shù)實(shí)現(xiàn)方法出現(xiàn)了倒裝（FlipChip），凸塊（Bumping），晶圓級封裝（Waferlevelpackage），2.5D封裝（interposer，RDL等），3D封裝（TSV）等先進(jìn)封裝技術(shù)，如臺積電為客戶提供的Chiplet封裝技術(shù)CoWoS就是基于2.5D封裝體系內(nèi)interposer的技術(shù)，在硅中介層上刻蝕μm級wire和TSV通孔。全球先進(jìn)封裝市場需求迅速爆發(fā)。由于AI芯片組需要運(yùn)算速度更快的內(nèi)核、更小巧的外形以及高能效，AI市場的不斷擴(kuò)張推動先進(jìn)封裝行業(yè)的增長。同時，5G技術(shù)普及也增加了先進(jìn)封裝需求，5G芯片組較依賴先進(jìn)封裝技術(shù)，來實(shí)現(xiàn)高性能、小尺寸和低功耗。據(jù)Yole，2021年，全球先進(jìn)封裝市場規(guī)模超300億美元，預(yù)計2027年可達(dá)近600億美元。目前可應(yīng)用于Chiplet的封裝解決方案主要是SIP、2.5D和3D封裝。其中，2.5D封裝技術(shù)發(fā)展已經(jīng)非常成熟，并且已經(jīng)廣泛應(yīng)用于FPGA、CPU、GPU等芯片當(dāng)中，近年來，隨著Chiplet架構(gòu)的興起，2.5D封裝也成為了Chipet架構(gòu)產(chǎn)品主要的封裝解決方案。其最大特色是采用Interposer(中介層)做為整合媒介，主要作為放置于其上的小芯片間的通訊互聯(lián)，以及芯片們與載板間的聯(lián)結(jié)。2.5D封裝讓芯片的互聯(lián)變得更加高效，使得不同用途的芯片可以在使用不同節(jié)點(diǎn)的制程制造后進(jìn)行集成，大幅降低設(shè)計難度和加工成本、提高芯片良率，同時在制程迭代進(jìn)度趨緩的背景下讓摩爾定律的延續(xù)成為可能。此外，為了節(jié)省芯片面積，封裝也將在此基礎(chǔ)上，從2D/2.5D轉(zhuǎn)向3D堆疊。從研發(fā)的角度來看，由于不同技術(shù)節(jié)點(diǎn)的IP核遷移時間成本較高，而利用Chiplet技術(shù)可以只迭代一個芯片模組中的部分核心，從而達(dá)到在時間和資金層面節(jié)約研發(fā)成本的目的。此外，還有HD-FO(HighdensityFan-out)封裝技術(shù)，目前雖仍僅應(yīng)用在較基礎(chǔ)的異質(zhì)元件整合(如邏輯IC與HBM的整合)，但隨技術(shù)持續(xù)進(jìn)步搭配其低成本優(yōu)勢，未來可能有機(jī)會進(jìn)一步成為Chiplet采用者的另一封裝選擇。3D封裝能夠幫助實(shí)現(xiàn)3DIC，即芯粒間的堆疊和高密度互聯(lián)，可以提供更為靈活的設(shè)計選擇。但是，3D封裝的技術(shù)難度也更高，目前主要英特爾和臺積電掌握3D封裝技術(shù)并實(shí)現(xiàn)商用。封測行業(yè)的技術(shù)和資本壁壘將得到提高，高端先進(jìn)封裝或?qū)⒓杏谏贁?shù)OSAT龍頭及臺積電、英特爾等提供封裝服務(wù)的晶圓廠。過去，封測行業(yè)在集成電路產(chǎn)業(yè)鏈的下游，毛利率和競爭壁壘均低于上游環(huán)節(jié)。未來，Chiplet所帶動的2.5D封裝/3D堆疊技術(shù)含量或?qū)⑦h(yuǎn)高于傳統(tǒng)封裝，先進(jìn)封裝的毛利率或?qū)⒊^40%，高盈利能力又將進(jìn)一步賦能企業(yè)提高研發(fā)及資本投入強(qiáng)度，進(jìn)而形成強(qiáng)者恒強(qiáng)的局面；因此，我們判斷，高端先進(jìn)封裝市場或?qū)⒓杏趲准曳鉁y龍頭及晶圓廠。Chiplet融合了晶圓廠部分中后道技術(shù)，所以臺積電為代表的晶圓廠推出了封裝解決方案，但Chiplet多數(shù)環(huán)節(jié)還是基于傳統(tǒng)和先進(jìn)封裝，封裝廠的經(jīng)驗(yàn)積累和制造加工尤其重要。同時，晶圓加工注重通用和歸一，而封裝注重客戶個性化需求，能靈活發(fā)展各類封裝技術(shù)專長，快速提供滿足市場需求的Chiplet產(chǎn)品，封裝廠發(fā)展Chiplet大有可為之處。OSAT方面，通富微電積極布局頂尖封裝技術(shù)形成差異化競爭優(yōu)勢。公司抓住市場發(fā)展機(jī)遇，面向未來高附加值產(chǎn)品以及市場熱點(diǎn)方向，在高性能計算、存儲器、汽車電子、顯示驅(qū)動、5G等應(yīng)用領(lǐng)域，大力開發(fā)扇出型、圓片級、倒裝焊等封裝技術(shù)并擴(kuò)充其產(chǎn)能，此外積極布局Chiplet、2.5D/3D等頂尖封裝技術(shù)，多個新項目及產(chǎn)品在2021年進(jìn)入量產(chǎn)階段，并已形成新的盈利增長點(diǎn)，各項核心業(yè)務(wù)實(shí)現(xiàn)持續(xù)增長。在先進(jìn)封裝方面公司已大規(guī)模生產(chǎn)Chiplet產(chǎn)品，7nm產(chǎn)品已大規(guī)模量產(chǎn)，5nm產(chǎn)品已完成研發(fā)即將量產(chǎn)，公司技術(shù)實(shí)力上升到一個前所未有的高度。封測設(shè)備：測試機(jī)需求放大+資本壁壘趨高，龍頭企業(yè)核心受益作為半導(dǎo)體專用設(shè)備的細(xì)分市場之一，測試設(shè)備貫穿于半導(dǎo)體生產(chǎn)制造流程。晶圓在封裝前和封裝過程中需進(jìn)行多次多種測試，如封裝前的晶圓測試（WAT測試）、在封測過程中需進(jìn)行CP測試、封裝完成后需進(jìn)行FT測試等，所涉及設(shè)備包括探針臺、測試機(jī)、分選機(jī)等。半導(dǎo)體制造的產(chǎn)業(yè)鏈中涉及的檢測設(shè)備包括晶圓制造環(huán)節(jié)的光學(xué)質(zhì)量檢測和封測環(huán)節(jié)的電學(xué)測試。晶圓質(zhì)量檢測（WAT）指在晶圓制造階段對特定測試結(jié)構(gòu)進(jìn)行測量，可以反映晶圓制造階段的工藝波動以及偵測產(chǎn)線的異常，也對晶圓的微觀結(jié)構(gòu)進(jìn)行檢測，如幾何尺寸、表面形貌、成分結(jié)構(gòu)等。晶圓質(zhì)量檢測會作為晶圓是否可以正常出貨的卡控標(biāo)準(zhǔn)。電學(xué)檢測偏重于芯片/器件電學(xué)參數(shù)測試，主要分為封裝前晶圓檢測和封裝后成品測試。晶圓質(zhì)量檢測設(shè)備和電學(xué)測試設(shè)備合計約占半導(dǎo)體設(shè)備價值總額的20%，半導(dǎo)體檢測設(shè)備的價值量分布方面，質(zhì)量檢測設(shè)備占比54%，電學(xué)測試設(shè)備占比46%。ATE細(xì)分領(lǐng)域多元，市場需求存在差異。不同類型芯片的測試需求的側(cè)重點(diǎn)不同，ATE根據(jù)下游應(yīng)用可細(xì)分為存儲器、SoC、模擬/混合類和功率測試機(jī)等；全球ATE市場以存儲器和SoC測試為主，國內(nèi)模擬/混合測試、數(shù)字測試等領(lǐng)域仍存較大市場空間。2015年起，國內(nèi)集成電路測試設(shè)備市場規(guī)模穩(wěn)步上升。其中，2020年中國大陸集成電路測試設(shè)備市場規(guī)模為91.35億元，2015年至2020年復(fù)合增長率達(dá)到29.32%，高于同期全球半導(dǎo)體測試設(shè)備CAGR。Chiplet方案將增加封測設(shè)備價值鏈。2.5D封裝/3D堆疊引入了多種前道制程使用的集成電路設(shè)備，資本壁壘也遠(yuǎn)高于傳統(tǒng)封裝。以英特爾為例，其2021年在新墨西哥州新建的先進(jìn)封裝工廠的總投資額約為35億美元，遠(yuǎn)超傳統(tǒng)封裝企業(yè)。我們認(rèn)為國內(nèi)具備先發(fā)優(yōu)勢及技術(shù)核心競爭力的封裝設(shè)備廠商將在Chiplet所助建的資本壁壘下強(qiáng)者恒強(qiáng)。Chiplet的引入將增加擴(kuò)大測試機(jī)需求空間。SoC芯片測試機(jī)復(fù)雜度較高，全球市場主要由海外企業(yè)壟斷。SoC芯片中的子模塊在同一晶圓上集成，所采用的測試機(jī)（包含CP、FT流程）均為工藝難度較高且需要持續(xù)研發(fā)以適應(yīng)不斷迭代的芯片和新的技術(shù)標(biāo)準(zhǔn)協(xié)議的復(fù)雜測試機(jī)。Chiplet方案的引入將不同子模塊功能進(jìn)行拆分，在Soc類芯片的復(fù)雜測試機(jī)外新增技術(shù)工藝相對低的模擬及模數(shù)混合集成電路和功率半導(dǎo)體分立器件測試機(jī)等，將為國內(nèi)企業(yè)提供更多替代空間，迎來快速切入新機(jī)遇。在國產(chǎn)替代疊加后摩爾時代下Chiplet快速成長所帶來的雙重機(jī)遇下，我們認(rèn)為國內(nèi)龍頭企業(yè)華峰測控將核心受益：

快速切入SoC測試機(jī)市場，進(jìn)一步技術(shù)壁壘鞏固核心競爭力。2021年，華峰測控新產(chǎn)品STS8300已經(jīng)獲得了諸多優(yōu)質(zhì)客戶的訂單并已經(jīng)取得一定的裝機(jī)量。STS8300的平臺化設(shè)計進(jìn)一步提高集成度，主要面向PMIC和功率類SoC測試，可同時滿FT和CP的測試需求。主力機(jī)型裝機(jī)量攀升，Chiplet開拓未來市場空間。公司主力機(jī)型STS8200系列主要應(yīng)用于模擬及混合信號類集成電路測試，同時也拓展了分立器件以及功率類的器件測試，產(chǎn)品的平臺化設(shè)計使得產(chǎn)品的可擴(kuò)充性和兼容性好，快速適應(yīng)被測試芯片的更新和迭代。截止2021年底，公司研發(fā)制造的測試系統(tǒng)裝機(jī)量為4500臺，2020年2月為2300臺，增長96%。EDA：先進(jìn)封裝或成為國產(chǎn)EDA廠商突破口受益于先進(jìn)工藝的技術(shù)迭代和眾多下游領(lǐng)域需求的強(qiáng)勁驅(qū)動力，全球EDA市場規(guī)模呈現(xiàn)穩(wěn)定上升趨勢。根據(jù)SEMI統(tǒng)計，2020年全球EDA及IP市場規(guī)模為114.67億美元，同比增長11.63%。隨著摩爾定律放緩，超大規(guī)模集成電路設(shè)計挑戰(zhàn)呈指數(shù)級增長，Chiplet方法學(xué)應(yīng)運(yùn)而生。從某種意義上講，不同的Chiplet就是不同功能模塊的IP通過封裝技術(shù)進(jìn)行高速互連的集成組合。Chiplet作為超級SoC的后續(xù)者，其設(shè)計規(guī)模會更大、功能會更多、定制化需求會更強(qiáng)烈。先進(jìn)封裝或成為國產(chǎn)EDA廠商突破口。隨著Chiplet逐漸成為芯片設(shè)計業(yè)的主流技術(shù)趨勢之一，這也帶來了先進(jìn)封裝設(shè)計中所存在的高集成度、高匹配性等復(fù)雜問題，如何通過EDA工具來高效解決這些問題勢在必行。因此，這些都是中國EDA企業(yè)很好的突破口。IC載板：有望受益于封裝成本價值占比持續(xù)提升封裝基板是PCB行業(yè)中增長最快的部分。封裝基板由HDI板發(fā)展而來，是用于連接芯片與PCB板的重要材料，主要用于芯片封裝環(huán)節(jié)，為芯片與PCB母板之間提供電氣連接及物理支撐。隨著芯片尺寸的縮小和集成規(guī)模的擴(kuò)大，IC封裝向著超多引腳、窄節(jié)距、超小型化方向發(fā)展，封裝基板逐漸取代傳統(tǒng)引線框架，在芯片封裝中的應(yīng)用比例不斷提升。同時受益于半導(dǎo)體與集成電路市場規(guī)模的持續(xù)增加，封裝基板成為了PCB領(lǐng)域中未來增速最快、規(guī)模最大、成長確定性最高的細(xì)分子行業(yè)，在全球和國內(nèi)范圍均有巨大的發(fā)展?jié)撃堋?021年，全球IC封裝基板行業(yè)整體規(guī)模達(dá)141.98億美元，且未來五年的符合增速將達(dá)到8.6%，是PCB行業(yè)中增長最快的部分。封裝基板為封裝業(yè)務(wù)結(jié)構(gòu)中價值量最高的環(huán)節(jié)，先進(jìn)封裝將拉動基板價值占比提升。封裝基板的成本在芯片封裝中占有較高的比重，其中屬于中低端的引線鍵合類基板在其封裝總成本中占比約為40%~50%，而高端倒裝芯片類基板的成本占比則可高達(dá)70%~80%。隨著封裝技術(shù)的發(fā)展，封裝基板在推動集成電路封裝產(chǎn)業(yè)進(jìn)步的過程中所起到的作用就越發(fā)重要。封裝基板的市場格局較為集中，2020年全球前十大封裝基板企業(yè)掌握了80%以上市場份額，以日本、韓國和中國臺灣企業(yè)為主。其中前三大企業(yè)為中國臺灣欣興（Uni