編碼器及解碼器

-.z編碼電路設計報告目錄一、設計任務二、題目分析與整體構思三、硬件電路設計四、程序設計五、心得體會設計任務在數(shù)字系統(tǒng)中，編碼指將特定的邏輯信號編為一組二進制代碼。能夠實現(xiàn)編碼功能的邏輯部件稱為編碼器。一般而言，M個不同的信號，至少需要N位二進制數(shù)編碼。M和N之間滿足2N≥M的關系。在實際工作中，同時有多個輸入被編碼時，必須根據(jù)輕重緩急，規(guī)定好這些控制對象允許操作的先后次序，即優(yōu)先識別。能夠識別信號的優(yōu)先級并進展編碼的邏輯部件稱為優(yōu)先編碼器。8-3線優(yōu)先編碼器是常見編碼器之一，它有8個輸入端、3個二進制碼輸出端，作用是將輸入*0～*7八個狀態(tài)分別編成842l碼的反碼輸出，優(yōu)先級分別從*7～*0遞減。使用VHDL硬件描述語言的設計方法和思想設計8-3線優(yōu)先編碼器。用ISE軟件運行仿真，觀察波形圖，并將程序下載到FPGA，驗證編碼器的邏輯功能。使用VDHL語言實現(xiàn)8-3線優(yōu)先編碼器，操作簡單、易懂，將8個撥碼開關的狀態(tài)作為輸入，3個LED顯示上下電平作為輸出，很容易理解編碼器的工作原理。題目分析與整體構思題目要求使用VHDL語言設計8-3線優(yōu)先編碼器。用ISE軟件運行仿真，觀察波形圖，并將程序下載到FPGA，驗證編碼器的邏輯功能。用開發(fā)板E*CD-1上的8個撥碼開關的狀態(tài)作為輸入，3個LED顯示上下電平作為輸出，通過改變8個撥碼開關的開關來控制3個LED的輸出狀態(tài)。三．硬件電路設計SW6SW6SW7SW5SW2SW1SW0SW4SW3D2D1D0SW1SW2SW5SW4SW3SW6SW7D0D1D2SW0撥碼開關SW7～SW0輸入，D0～D2輸出上下電平，通過改變8個撥碼開關的開關來控制3個LED的輸出狀態(tài)。程序設計〔1〕創(chuàng)立工程制定工程名，工程路徑以及頂層設計所使用的輸入方式，此設計我們選擇硬件描述語言作為頂層設計的輸入方式HDL?！?〕選擇目標器件〔3〕創(chuàng)立新源文件這里我們選擇“VHDLModule〞，進展新源文件模塊定義，所定義的內容是所要設計模塊的實體說明，即模塊的端口說明。本實驗所要實現(xiàn)的是編碼器的設計，設定SW7～SW0為六個輸入端口，共3個輸出信號D(0)~D(2)，選擇輸出為總線模式(Bus)，Msb、Lsb分別表示最大端口號與最小端口號〔注意：選擇端口方向in、out、inout〕。檢查模塊端口定義是否正確?！?〕添加源文件〔5〕完成工程創(chuàng)立在工程設置統(tǒng)計窗口，可以看到對工程的描述總結，目標器件的描述，以及新建源文件的總結，此工程創(chuàng)立完成?！?〕設計輸入包括庫的聲明，包的聲明，完整的實體說明以及構造體框架。使用VHDL語言設計完善基本編碼器電路設計，撥動開關SW0～SW1作為六個輸入端，LED0~LED２作為輸出顯示，以觀察實驗結果。1.LED與編碼器電路對應關系SW7SW6SW5SW4SW3SW2SW1SW0D2D1D0000000010000000001×001000001××01000001×××0110001××××100001×××××10101××××××1101×××××××111其中D2~D0中，“0〞為點亮，“1〞為熄滅。〔7〕仿真設計代碼輸入完成后，需要對設計進展波形仿真。有添加波形仿真文件，仿真波形文件時鐘設置，設置輸入信號波形和波形仿真這幾個步驟?！?〕設計綜合*ilin*綜合工具對設計進展行為級綜合，將系統(tǒng)直接從行為級描述綜合為存放器傳輸級描述。綜合過程中主要完成三個步驟：首先為語法檢查，檢查設計文件語法是否有錯誤；其次為編譯過程，翻譯和優(yōu)化HDL代碼，將其轉換為綜合工具可以識別的元件序列；最后為映射過程，將這些可識別的元件序列轉換為可識別的目標技術的根本元件。Synthesis工具即用來完成設計綜合，它可完成以下任務查看綜合報告〔ViewSynthesisReport〕、查看RTL原理圖〔ViewRTLSchematic〕、查看技術原理圖〔ViesTechnologySchematic〕、檢查語法〔CheckSynta*〕、產(chǎn)生綜合后仿真模型〔GeneratePost-SynthesisSimulationModel〕?！玻埂?引腳分配8線3線優(yōu)先編碼器的引腳分配信號名及對應板上資源信號名FPGA引腳分配輸入信號〔SW0〕*<0>P43輸入信號〔SW1〕*<1>P32輸入信號〔SW2〕*<2>P26輸入信號〔SW3〕*<3>P20輸入信號〔SW4〕*<4>P14輸入信號〔SW5〕*<5>P6輸入信號〔SW6〕*<6>P204輸入信號〔SW7〕*<7>P194輸出信號〔D0〕y<0>P33輸出信號〔D1〕y<1>P31輸出信號〔D2〕y<2>P30(10)設計實現(xiàn)設計綜合完成后，即進展設計實現(xiàn)〔Implement〕。實現(xiàn)過程主要分為三個步驟：翻譯邏輯網(wǎng)表〔Translate〕、映射到器件單元〔Map〕、布局布線〔Place&Route〕。在處理子窗口，鼠標雙擊ImplementDesign，信息輸出窗口會顯示設計信息?！?1〕生成下載文件及目標板配置處理子窗口中雙擊GenerateProgrammingFile，生成可編程文件。而后雙擊ConfigureTargetDevice，進展目標板配置。開發(fā)板正確連接，并上電后，可在ISE用戶區(qū)看到兩個可配置芯片，分別為4Mb的平臺flash與FPGA*c3s500e臺flash與FPGA*c3s500e。同時出現(xiàn)平臺Flash配置文件指定窗口，綠色芯片表示當前進展配置的芯片。該設計我們選擇對FPGA*c3s500e進展配置，平臺Flash配置窗口點擊Cancel。選定FPGA芯片圖標，右鍵單擊選擇program，在隨后彈出的“DeviceProgrammingProperties〞對話框直接點擊ok，對FPGA進展編程。文件下載成功，則顯示“ProgramSucceeded〞可通過開發(fā)板觀察相應實驗現(xiàn)象。至此，使用ISE軟件設計根本邏輯門電路已經(jīng)完成。(12)程序代碼libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_ARITH.ALL;useIEEE.STD_LOGIC_UNSIGNED.ALL;entitypriority_encoder8_3isPort(*:inSTD_LOGIC_VECTOR(7downto0);y:outSTD_LOGIC_VECTOR(2downto0));endpriority_encoder8_3;architectureBehavioralofpriority_encoder8_3isbeginprocess(*)beginy<="000";foriin0to7loopif(*(i)='1')theny<=conv_std_logic_vector(i,3);endif;endloop;endprocess;endBehavioral;五.調試輸入端SW7～SW0為:00000001,輸出D0～D2為:000;輸入端SW7～SW0為:0000001×,輸出D0～D2為:001;輸入端SW7～SW0為:000001××,輸出D0～D2為:010;輸入端SW7～SW0為:00001×××,輸出D0～D2為:011;輸入端SW7～SW0為:0001××××,輸出D0～D2為:100;輸入端SW7～SW0為:001×××××,輸出D0～D2為:101;輸入端SW7～SW0為:01××××××,輸出D0～D2為:110;輸入端SW7～SW0為:1×××××××,輸出D0～D2為:111;調試結果：編碼器成功實現(xiàn)。6．總結通過這次設計我們了解并掌握VHDL硬件描述語言的設計方法和思想，使自己能將已學過的數(shù)字電子系統(tǒng)設計、VHDL程序設計等知識綜合運用于電子系統(tǒng)的設計中，根本掌握了運用VHDL設計電子系統(tǒng)的流程和方法，加強和培養(yǎng)了自己對電子系統(tǒng)的設計能力。我們也了解了VHDL的一些知識，VHDL主要用于描述數(shù)字系統(tǒng)的構造，行為，功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風格與句法是十分類似于一般的計算機高級語言。VHDL的程序構造特點是將一項工程設計，或稱設計實體〔可以是一個元件，一個電路模塊或一個系統(tǒng)〕分成外部〔或稱可是局部,及端口〕和內部〔或稱不可視局部〕，既涉及實體的內部功能和算法完成局部。在對一個設計實體定義了外部界面后，一旦其內部開發(fā)完成后，其他的設計就可以直接調用這個實體。這種將設計實體分成內外局部的概念是VHDL系統(tǒng)設計的根本點。VHDL語言作為一種國際標準化的硬件描述語言，自1987年獲得IEEE批準以來，經(jīng)過了1993年和2001年兩次修改，至今已被眾多的國際知名電子設計自動化〔EDA〕工具研發(fā)商所采用，并隨同EDA設計工具一起廣泛地進入了數(shù)字系統(tǒng)設計與研發(fā)領域，目前已成為電子業(yè)界普遍承受的一種硬件設計技術。VHDL語言用于數(shù)字系統(tǒng)設計的主要優(yōu)點是：〔1〕允許用軟件描述系統(tǒng)的硬件構造，即描述系統(tǒng)怎樣分解為子系統(tǒng)和子系統(tǒng)間怎樣互連。〔2〕允許使用類似常用編程語言形式的系統(tǒng)功能指標。〔3