計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)復(fù)習(xí)題

1、Qjesti on 4 A sin gle-issueprocessor uses tomasulo s algorithm in its float in g-po intun it, which has one adder and one multiplier,each with its own set of reservation station,there is only one CDB,and broadcast on this CDBtakes an entire processor is executi ng the follow ing seque nee of in stru

2、ct ion and, for each in struct ion ,we show the cycle in which the in structi on is fetched, decoded, issued, begi ns to execute,a nd writes result. 單發(fā)射處理器在其浮點(diǎn)單元中使用托馬斯算法，其具有一個加法器和一個乘 法器，每個具有其自己的一組保留站，只有一個CDB并且在該CDE上廣播需要 整個周期。處理器正在執(zhí)行以下指令序列，并且對于每個指令，我們示出指令 被取出，解碼，發(fā)出，開始執(zhí)行和寫入結(jié)果的周期。 in structio n fetch d

3、ecode issue execute Write result I1 MUL R1,R2,R2 1 2 3 4 8 I2 ADD R1,R1,R2 2 3 4 9 10 I3 MUL R2,R2,R3 3 4 5 8 13 I4 ADD R3,R1,R1 4 5 6 11 12 I5 MUL R1,R1,R1 5 6 7 12 16 I6 ADD R2,R3,R4 6 7 11 ? ? I7 ADD R1,R5,? 7 8 13 17 18 1、what is the latency of the multiplier?4 2、 Is the multiplier pipelined?N 3

4、、How many reservation station are there for the adder?2 4、In which cycle does 16 beg in to execute?13 5、Which register does ? Represent in I7R1 6、If the priory for using CDB depends on the type of instruction,between ADD ADD and MUL the priority for using the CDB goes to? Question 8(書本 92 頁) 丄 oop:

5、LD R1,0(R2) ;load R1 from address 0+R2 DADDI R1,R1,#1 ;只仁R1+1 SD R1,0,(R2) ;store R1 at address 0+R2 DADDI R2,R2,#4 ;R2=R2+4 DSUB R4,R3,R2 ;R4=R3-R2 BNEZ R4,Loop ;bra nch to Loop if R4!=0 Assume that the in itial value of R3 is R2 + 396. 答案：(1依題意可得，指令序列執(zhí)行的流水線時空圖如下: 1 2 3 4 5 6 7 8 9 10 11 12 13 14 1

6、5 16 17 18 19 20 21 1 IF ID EX ME WB 2 IF ID EX ME WB 3 IF ID EX ME WB 4 IF ID EX ME WB 5 IF ID EX ME WB 6 IF ID EX ME WB 1 IF IF ID EX ME 時鐘周期為：17*98+18 = 1684 (2)依題意可得，指令序列執(zhí)行的流水線時空圖如下: 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 1 IF ID EX ME WB 2 IF ID S EX ME WB 3 IF S ID EX ME WB 4 IF ID EX ME WB 5 IF

7、ID EX ME WB 6 IF ID EX ME WB 7 IF Miss Miss IF ID EX ME WB 時鐘周期為：10*98+11 = 991 (3)依題意可得，指令序列執(zhí)行的流水線時空圖如下: 1 2 3 4 5 6 7 8 9 10 11 1 IF ID EX ME WB 2 IF ID EX ME WB 3 IF ID EX ME WB 4 IF ID EX ME WB 5 IF ID EX ME WB 6 IF ID EX ME WB 1 IF ID EX ME WB 時鐘周期為：6*98+10 = 598 Questio n 9 9a) What is the eff

8、ective access time of a cache memory system in which there is a 2-way set associative cache, havi ng the follow ing parameters: Value: Parameter: nu mber of sets 1024 sets li ne size 16 words cache access time 15 ns/li ne main memory access time 70 n s/word main memory address space size 256M words

9、cache hit rate 95% Label the fields of the memoryaddress below used to access the cache and indicate the size of each field (in nu mber of bits). Assume that memory is word-addressed. Tag : _ 14_ bits In dex : _ 10_ bits Offset : _4_ bits 9b) What is the effective access time of a cache memory syste

10、m in which there is a direct mapped level 1 (L1) cache and a fully associative level 2 (L2) cache, hav ing the followi ng parameters: Parameter: Value: L1 nu mber of sets 128 sets L1 line size 4 words L1 cache access time 10 ns/li ne L2 line size 8 words L2 cache access time 20 ns/li ne main memory

11、access time 70 n s/word main memory size 256M words L1 cache hit rate 95% L2 cache hit rate 89% Label the fields of the memory address below used to access the L1 cache and in dicate the size of each field (in nu mber of bits). Assume that memory is word-addressed. 10 倍），則整個應(yīng)用程序的加速比為多少？( D ) Label t

12、he fields of the memory address below used to access the L2 cache and in dicate the size of each field (in nu mber of bits). Assume that memory is word-addressed. Tag : _ 25_bits In dex : _0_bits Offset : _3_ bits Question 11 一個簡單的共享內(nèi)存 cache-coherent 機(jī)有四個處理器，沒有虛擬到物理的翻譯和 16位（物理）地址。每個處理器有一個 L1數(shù)據(jù)緩存，沒有L

13、2高速緩存。每個L1緩存是有四 個64字節(jié)的塊（每個緩存的大小是 256字節(jié)）的直接変換，他們使用MESI 致性協(xié)議來保持 一致的。每個緩存的初始狀態(tài) （十六進(jìn)制符號標(biāo)記所示）: P0 P1 P2 P3 sta tag stat tag stat tag stat tag te e e e 如 果按順 I 0F S 0F S 01 S 01 序 執(zhí)行下 面 M 01 E 02 M 03 E 04 的內(nèi)存 訪 問，將 I 0F I 0F E 0F I 0F 會 發(fā)生什 M 00 E 02 S 04 I 06 么？特 別 是，指 定每個其他的緩存發(fā)生在由于總線廣播、數(shù)據(jù)從哪里來（如果在緩存中沒有準(zhǔn)

14、備好）,和新狀 態(tài)塊的請求者的緩存。 P0寫一個字到地址 00 fc P1讀一個字到地址 0 f8c P2讀一個字到地址 0 f8c P3寫一個字到地址 0444 答案: P0 P1 P2 P3 state tag state tag state tag state tag I OF S OF S OF S OF M 01 E 02 M 03 M 04 I OF I OF E OF I OF M 00 E 02 S 04 I 06 Question 13 slate lag data BO II 100 00 10 Bl 128 QG 68 R；- 00 10* 83 s 110 QQ 1S

15、PO s-lEite lag dais B0 S 120 DO 20 Bl s 10S cc 陽 B2 II 110 co 10 B3 j I 11* 8 10 P1Memor slji w* lig data bL 1 100 00 10 Bi 3 ioe 00 B2 M 11Q og B3 1 118 00 10 P2 答案: A: P0 B0( S,120,00 ，20) B: P0 B0 (M,120,00 ，80) P1 B0 (I,120,00， 20) C： P2 B0 (M,120,00 ，80) P0 B0 (I,120,00， 80) P1 B0 (I,120,00，80)

16、 D: P1 B2 (S,110,00 ，30) P2 B2 (S,110,00， 30) E： P0 B1 (M,108,00 ，48) P1 B1( I，108, ,0,08) P2 B1 ( I，108,00,08) F： P0 B2 (M,130,00 ，78) 40%先將該功能部件改進(jìn)（加速 1. 處理器中某功能部件占總應(yīng)用程序執(zhí)行時間的比例為 A. B. C. D. 2. 在計(jì)算機(jī)系統(tǒng)設(shè)計(jì)中，比較好的方法是：（ D ） A. 從上向下設(shè)計(jì) B. C. 從兩頭向中間設(shè)計(jì) D. 3. 對系統(tǒng)程序員不透明的是：（ A. Cache 存儲器 B. C. 指令緩沖寄存器 4. 系列機(jī)軟件應(yīng)做

17、到：（ B ） A. 向前兼容，并向上兼容 C. 向前兼容，并向下兼容 5. 屬計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)考慮的應(yīng)是（ 從下向上設(shè)計(jì) 從中間開始向上、向下設(shè)計(jì) D） 系列機(jī)各檔不同的數(shù)據(jù)通路寬度 D. 虛擬存儲器 B. 向后兼容，力爭向上兼容 D. 向后兼容，力爭向下兼容 C ）。 A. 主存采用 CMOS還是TTL B .主存采用多體交叉還是單體 C.主存容量和編址方式D .主存頻寬的確定 6. 最能確保提高虛擬存儲器訪問主存的命中率的改進(jìn)途徑是（D ）。 A. 增大輔存容量B采用FIFO替換算法并增大頁面 C.改用LRU替換算法并增大頁面 D .改用LRU替換算法并增大頁面數(shù) 7. 靜態(tài)流水線是指（

18、C ）。 A. 只有一種功能的流水線 B 功能不能改變的流水線 C.同時只能完成一種功能的多功能流水線 D.可同時執(zhí)行多種功能的流水線 8. 假設(shè)用軟件方法在A計(jì)算機(jī)上實(shí)現(xiàn)B計(jì)算機(jī)的指令系統(tǒng)，則B稱為（ C ）。 A. 仿真機(jī) B.宿主機(jī) C.虛擬機(jī)D.目標(biāo)機(jī) 9. 計(jì)算機(jī)中優(yōu)化使用的操作碼編碼方法是（ D ）。 A. 哈夫曼編碼 碼 碼 D. 擴(kuò)展操作碼 10. 在采用基準(zhǔn)測試程序來測試評價機(jī)器的性能時， 下列方法按照評價準(zhǔn)確性遞增的順序排 列是（ B ）。 （1）實(shí)際的應(yīng)用程序方法 （2）核心程序方法 （3）玩具基準(zhǔn)測試程序（小測試程序） （4）綜合基準(zhǔn)測試程序 A: （1） （ 2） （

19、 3 ） （4） B: （2） （ 3） （4） （1） C: （3） （ 4） （1） （2） D: （4） （ 3） （ 2 ） （1） 11. 10. 在系統(tǒng)結(jié)構(gòu)設(shè)計(jì)中，提高軟件功能實(shí)現(xiàn)的比例會 （ C ） 。 A. 提高解題速度B、減少需要的存貯容量 C提高系統(tǒng)的靈活性D、提高系統(tǒng)的性能價格比 12. CPI 是量化計(jì)算機(jī)性能的一個重要指標(biāo) ,關(guān)于 CPI 說法正確的是（ C ） A .CPI 由計(jì)算機(jī)的結(jié)構(gòu)決定 B. CPI 由運(yùn)行在計(jì)算機(jī)系統(tǒng)上的應(yīng)用程序決定 C. CPI 由計(jì)算機(jī)的結(jié)構(gòu)和應(yīng)用程序共同決定 由計(jì)算機(jī)的時鐘周期決定 13. 以下不屬于計(jì)算機(jī)性能公式的變量是 （ D ）

20、 A. IC B. 時鐘周期 C. CPI D. MIPS 14. 未曾實(shí)現(xiàn)的商業(yè)計(jì)算機(jī)結(jié)構(gòu)類型是 （ C ） A. SISD B. SIMDC. MISD D. MIMD 15. 關(guān)于近10年CPU從單核轉(zhuǎn)向多核處理器的解釋正確的是（D ） A. 指令級并行技術(shù)已經(jīng)發(fā)展到極限 B. CPU 的工作電壓很難再下降 C. 提高時鐘頻率會帶來 CPU的散熱極限問題 D. 上述理由全部正確 16. 圖像處理器GPU屬于哪種結(jié)構(gòu)（ B ） A. SISD B. SIMD C. MISD D. MIMD 17. 以下不屬于 Flynn 體系結(jié)構(gòu)類型的是（ C ） A. SISD B . SIMD C.

21、SIMT D. MISD 18. CPI 是量化計(jì)算機(jī)性能的一個重要指標(biāo) ,關(guān)于 CPI 說法正確的是（ B ） A .CPI 由計(jì)算機(jī)的結(jié)構(gòu)決定 B. CPI 由運(yùn)行在計(jì)算機(jī)系統(tǒng)上的應(yīng)用程序決定 C. CPI 由計(jì)算機(jī)的結(jié)構(gòu)和應(yīng)用程序共同決定 由計(jì)存儲器系統(tǒng)決定 分析： CPI=TC/IC 19. 與存儲器 -存儲器結(jié)構(gòu)指令集結(jié)構(gòu)相比, 寄存器 -寄存器結(jié)構(gòu) （ D ）. A. CPI 大B.完成同一個算法需要的指令數(shù)更少 C. 指令的功能更復(fù)雜 D. 固定長度的指令編碼方式 20. 計(jì)算機(jī)系統(tǒng)的執(zhí)行時間的通用公式為： CPU time = y X時鐘周期 X CPI,此處y是（ B ） A

22、. 程序執(zhí)行的周期數(shù) B. 被執(zhí)行的指令總數(shù) C. 包括訪問存缺失在內(nèi)的指令平均執(zhí)行時間 D. 每個周期內(nèi)執(zhí)行的指令數(shù) 21. RISC 與 CISC 不同處有 ( C ) A. RISC 指令復(fù)雜 B. CISC 指令效率高 C .RISC 指令數(shù)量少 D. 以上說法均錯誤 22. 關(guān)于MIPS的指令集結(jié)構(gòu)類型說法正確的是(A ) A. 寄存器 - 寄存器 B. 寄存器 - 存儲器 C. 存儲器 - 存儲器 D. 以上說法均錯 23. 流水線技術(shù)可以 ( A ) A. 提高吞吐率B. 降低吞吐率 C. 降低響應(yīng)時間D. 增加響應(yīng)時間 24. 流水線通過哪種方式提高系統(tǒng)的性能(C ) A. 減

23、少指令的響應(yīng)時間 B. 消除指令相關(guān) C. 開發(fā)指令級的并行 D. 降低CACHE勺缺失率 25. 惡化流水線的處理器性能的原因是 ( D ) A . 流水線每級處理時間不同 B. 連續(xù)的指令間的相關(guān) C. 流水線的結(jié)構(gòu)相關(guān) D . 以上全部正確 26. 流水線技術(shù)可以 ( D ) A. 提高吞吐率和不改變響應(yīng)時間 B. 提高吞吐率和降低響應(yīng)時間 C. 降低吞吐率和降低響應(yīng)時間 D. 提高吞吐率和增加響應(yīng)時間 27. 在 k 級單流水線中執(zhí)行 n 個任務(wù)，所消耗的時鐘周期數(shù) ( A ) A. k+n-1 B. nk+1 C. k D. 以上說法全部錯誤 28. 關(guān)于靜態(tài)指令調(diào)度和指令動態(tài)調(diào)度說

24、法錯誤的是( C ) A. 編譯器相比于硬件有更多的時間處理復(fù)雜的調(diào)度算法 B. 編譯器靜態(tài)調(diào)度的前提是假設(shè)指令間存在比時間更復(fù)雜的沖突 C. 編譯器靜態(tài)調(diào)度需要比動態(tài)調(diào)度更多的關(guān)于沖突的精確歷史數(shù)據(jù) D. 以上說法都錯誤 29. 保留站項(xiàng)在流水線的哪一級釋放 ( A ) A. 寫結(jié)果 B. 發(fā)射 C. 執(zhí)行 D. 確認(rèn) 30. 使用獨(dú)立的指令 CACHED數(shù)據(jù)CACHE勺理由是(D ) A . 數(shù)據(jù)和指令存在在不同的存儲器。 B. 每個核的指令不同但數(shù)據(jù)共享 C. 存儲器的方法模式不同 D. 減少指令和數(shù)據(jù)訪存的沖突 31. 關(guān)于全相聯(lián)CACHED法正確的是(C ) A. 等價于一個 1 組

25、 1 路組相聯(lián) CACHE B. 等價于一個多組 1 路組相聯(lián) CACHE C. 等價于一個 1 組多路直接映像 CACHE D. 等價于一個多組 1 路組直接映像 CACHE 32. 關(guān)于強(qiáng)制性不命中說法正確的是 ( A ) A .塊第一次被訪存所以不在 CACHED . B. 程序執(zhí)行過程中由于 cache 容量有限不能保存所有塊 C. 因?yàn)椴捎媒M相聯(lián)和直接映像所以發(fā)生沖突被替換掉 D. 以上說法全錯 33. 在采用單流水線、順序執(zhí)行和順序提交結(jié)果的處理器中，那種情況會導(dǎo)致數(shù)據(jù)冒險 （ C ） A. 寫后寫 B. 讀后寫 C. 寫后讀 D. 讀后讀 34. 為什么亂序執(zhí)行的處理器采用順序方

26、式提交指令執(zhí)行結(jié)果 ?（ D ） A.確保精確異常B. 確保多CACHE勺一致性 C.糾正和恢復(fù)分支預(yù)測錯誤的現(xiàn)場D. A和C都正確 35. 在塊替換策略中，采用替換最近很少使用方法勺理由是 （ A ） A. 充分利用了程序的時間和空間局部性原理 B. 充分利用了程序的局部性原理 C. 充分利用了程序的空間局部性原理 D. 沒用充分利用了程序的時間和空間局部性原理 36. 在 4 路組相聯(lián)緩存中，一個新的塊的位置被映像到（C ） A. 任何位置 B. 塊地址與組數(shù)取余運(yùn)算的結(jié)果選組號，然后固定在組中的固定位置 C. 塊地址與組數(shù)取余運(yùn)算的結(jié)果選組號，然后存放在組中的任何位置 D. 以上說法都不

27、對 37. 關(guān)于最近 20 年內(nèi)發(fā)生的事情說法正確的是（ A ） A. 處理器和存儲器性能都提高了，但是處理器提高更多。 B. 存儲器性能提高但處理器沒有。 C. 處理器和存儲器性能都提高了，但是存儲器提高更多。 D. 處理器性能提高但存儲器沒有。 38. 相比于寫直達(dá)發(fā)，寫回法的優(yōu)勢在于 ?( A ) A. 減少存儲器訪存次數(shù) B. 減少不命中的開銷 C. 減少命中時間 D. 降低缺失率 39. 假設(shè)指令的處理必須使用五個功能部件 , 這五個部件的執(zhí)行時間分別為 : 10 ns, 8 ns,10 ns,10 ns and 7 ns. 如果使用流水線技術(shù)，流水線寄存器的時間開銷為1 ns 采用

28、流水線與非流水線的加速比為 ( A ) A. B. 5 C. D. 3 40. 下列說法錯誤是 :( B ) A. 分支預(yù)測轉(zhuǎn)移比預(yù)測分支不轉(zhuǎn)移困難， 因?yàn)樾枰崆爸笇?dǎo)分支轉(zhuǎn)移目標(biāo)指令的地址。 B. 預(yù)測分支轉(zhuǎn)移和不轉(zhuǎn)移的準(zhǔn)確率都為 50%。 C. 根據(jù)BTB可以在取指令前判斷該指令是否為分支指令。 D. 流水線的深度會增加分支預(yù)測錯誤的開銷時間。 41. 寄存器換名技術(shù)可以消除 ( D ) A. 寫后寫冒險 B. 讀后寫冒險 C. 寫后讀冒險 D. A和C全部正確 42. 以下說法錯誤的是 ( D ) A. 第一級緩存的容量小于第二級緩存的容量 B. 第一級緩存的響應(yīng)時間小于第二級緩存的響應(yīng)

29、時間 C. 第一級緩存的被訪問次數(shù)小于第二級緩存的訪問次數(shù) D. 第一級緩存和第二級緩存都采用相同的地址映像方法 : 10 ns, 8 1 ns 43. 假設(shè)指令的處理必須使用五個功能部件 , 這五個部件的執(zhí)行時間分別為 ns,10 ns,10 ns and 7 ns.如果使用流水線技術(shù)，流水線寄存器的時間開銷為 采用流水線與非流水線的加速比為 ( A ) A. B. 5 C. D. 3 44. 為什么亂序執(zhí)行的處理器采用順序方式提交指令執(zhí)行結(jié)果 ?( D ) A. 確保精確異常 B. 確保多CACHE勺一致性 C. 糾正和恢復(fù)分支預(yù)測錯誤的現(xiàn)場 D. A和C都正確 45. 在前瞻執(zhí)行中，RO

30、B中的項(xiàng)釋放處在那一級(C ) A. 譯碼 B. 發(fā)射 C. 執(zhí)行 D. 確認(rèn) 46. 以下說法正確的是 ? ( D ) A. 直接映像cache與只有1個組多路組相聯(lián) CACHE?價 B. 直接映像cache與只有1個組的全相聯(lián)CACHE?價 C. 直接映像cache與只有1個組1路組相聯(lián)CACHE?價 D. 以上說法都錯 47. 下列哪種地址映像方式不適合使用位預(yù)測技術(shù) ( D ) A. 全相聯(lián) B. 4 路組全相聯(lián) C. 8 路組全相聯(lián) D. 直接映像 48. 在監(jiān)聽協(xié)議中，那種情況下主存的信息不是最新的(C ) A. 對共享狀態(tài)數(shù)據(jù)進(jìn)行寫操作后的寫直達(dá)caches B. 寫回 cach

31、es 有數(shù)據(jù)被標(biāo)記為獨(dú)享狀態(tài) C. 寫回 caches 有數(shù)據(jù)被標(biāo)記為修改狀態(tài) D. 寫回 caches 有數(shù)據(jù)被標(biāo)記為共享狀態(tài) 49. 下列哪種技術(shù)并沒用通過采用開發(fā)并行度方法提高系統(tǒng)的性能（ B ） A. 增加流水線深度提高工作頻率 B. 采用小緩存減少訪存響應(yīng)時間 C . 增加功能部件提高吞吐率 D. 采用多核處理器 50. 假設(shè)有一單級非流水線處理器其機(jī)器周期為 5ns, 如果采用 4 級流水線實(shí)現(xiàn)該處理器， 其 機(jī)器周期為 2ns ，后者與前者的加速比是（D ） A. 3 B. C. 2 D. 51. 流水線寄存器發(fā)射出一條加法指令，同時也沒收到氣泡和停頓信息停頓信號，此時在指 令隊(duì)

32、列的尾部存在一條XOR運(yùn)算指令，則等待發(fā)射的是（A ） A add B xor C 氣泡 D 停頓 52. 對于以下代碼： Int sum=0; for （int j = 0; j 1000; j+） sum= sum+arri 下列那個變量利用了程序的空間局部性原理 （ ） 和時間局部性原理（ B ） A. j B. sum C. elements of arr D.以上都不正確 53. 在使用虛擬存儲系統(tǒng)中 , 應(yīng)用程序所使用的地址是 （ D ） A. 主存空間 B. 物理地址 C. 地址空間 D. 虛擬地址 54. 某計(jì)算機(jī)的Cache-主存層次采用組相聯(lián)映象方式，塊大小為128字節(jié)，C

33、ache容量為64 塊，按4塊分組，主存容量為4096塊。那么主存地址共需 （ A ）位。 D. 以上都不對 55. 基本的MIPS整數(shù)流水線中，訪存地址的計(jì)算發(fā)生在流水線的第（C ）段。 A. 1 B . 2C. 3 D . 4 56. RISC執(zhí)行程序的速度比 CISC要快的原因是（ C ）。 的指令系統(tǒng)中指令條數(shù)較少 B. 程序在RISC上編譯生成的目標(biāo)程序較短。 的指令平均執(zhí)行周期數(shù)較少。 只允許load和store指令訪存。 57. 通過編譯器重新安排指令的執(zhí)行順序以減少流水的停頓方法，稱之為（ D ）。 A.線性流水線B.非線性流水線 C. 動態(tài)調(diào)度D .靜態(tài)調(diào)度 判斷題 1. A

34、 Distributed Memory Multiprocessor is also called a Symmetric Multiprocessor (SMP). 分布式內(nèi)存的多處理器也稱為對稱多處理器(SMP)。( T ) 2. Suppose we expect at least an 80X parallel speed up from 100 processors. At most % of the executionof the originalprogram may be sequential ., non-parallelizable). 假設(shè)我們希望至少一個從80年80 x

35、并行加速處理器。最多 勺原始程序的執(zhí)行順序（即。 non-parallelizable）。（ T ） 3. Suppose a con diti onal branch alter nates betwee n take n and not take n every time it is executed.A one-bit BHT predictor is likely to have a mispredictionrate of 100% on this bran ch. 假設(shè)一個條件分支之間的交替而不是采取每次執(zhí)行時。一個一比特的二叔丁基對甲酚預(yù)測可 能會對這個分支的錯誤預(yù)測率為100%

36、 （ T ） 4. Suppose a conditional branch is taken the first 1000 times it is executed, and not taken thesecond 1000 times. A one-bitBHT predictor is likely to have performa nee similar to acorrelat ing branch predictor on this bran ch. 假設(shè)條件分支被執(zhí)行第一的1000倍，而不是采取第二個1000次。一比特的二叔丁基對甲酚 預(yù)測可能是性能類似于相關(guān)分支預(yù)測在這個分支。

37、（F ） 5. In Tomasulos algorithm with speculation, when a branch is mispredicted, the data written to memory and the register file as a result of that branch are rolled back to their previous values. 與投機(jī)Tomasulo的算法，當(dāng)一個分支預(yù)測錯誤，數(shù)據(jù)寫入內(nèi)存和寄存器文件的分支被回滾到 之前的值。（T ） 6. A Single-lnstruction-Multiple-Data（SIMD） mod

38、el of computation is characterized by in depe ndent threads comput ing on private memories. 單指令多數(shù)據(jù)（SIMD）計(jì)算模型計(jì)算的特點(diǎn)是獨(dú)立的線程在私人記憶。（T ） 7. A return address predictor is likely to mispredict whe n there is deep recurs ion. （F ） 深度遞歸的時候，返回地址預(yù)測相當(dāng)于誤預(yù)測。 8. Computer architecture design needs to provide support

39、to compiler. 計(jì)算機(jī)體系結(jié)構(gòu)設(shè)計(jì)需要為編譯器提供支持。（T ） 9. In the MIPS Pipeling, Updating the PC is completed in EX stage. 在MIPS Pipeling,“更新電腦”是在前階段完成。（F ） 10. For forwarding you need only look at the data available in the MEM stage. 轉(zhuǎn)發(fā)你只需要看數(shù)據(jù)在 MEM階段。（F ） 11. In the MIPS pipeline, both reading and writing the regist

40、er file can be done during half aclock cycle period. In particular reading is done in the first half while writi ng is done in thesec ond half. 在MIPS管道,讀寫寄存器文件可以半個時鐘周期期間完成。在上半年完成特定的閱讀寫作是 在下半年完成。（F ） 12. In Tomasulos algorithm with speculati on, in struct ions may complete out of order. 與投機(jī)Tomasulo的算

41、法，說明可能完成的訂單。（ F ） 13. The reorder buffer enables precise exceptions and interrupts. 重新排序緩沖區(qū)支持精確的異常和中斷。（T ） 14. Critical word first reduce the cache miss penalty. 關(guān)鍵字首先減少緩存錯過點(diǎn)球。（T ） 15. The LRU （least-recently used） replacement policy works because programs exhibit temporal locality. LRU（最近最少使用）替代政策工

42、作，因?yàn)轫?xiàng)目展覽時間局部性。（ T ） 16. A distributed shared memory （DSM） multiprocessor usually has non-uniform memory access. 分布式共享內(nèi)存（DSM）多處理器通常有非一致內(nèi)存訪問。（T ） 17. Computer architecture is intend to cover three affects of hardware, organization and ISA. 計(jì)算機(jī)體系結(jié)構(gòu)是打算覆蓋硬件的三個影響，組織和ISA。（ T ） 18. Compared with memory-memo

43、ry architecture, register-register architecture has higher CPI. 與memory-memory架構(gòu)相比，注冊登記體系結(jié)構(gòu)具有較高的CPI。（ F ） 19. For forwarding you need only look at the data available in the WB Stage. 轉(zhuǎn)發(fā)你只需要看數(shù)據(jù)在白平衡階段。（F） 20. Data hazard rise when an instruction depends on the results of a previous in struct ion in a

44、waythat is exposed by the overlapp ing of in struct ions in the pipeli ne. 數(shù)據(jù)風(fēng)險上升，當(dāng)一個指令的結(jié)果依賴于前一個指令的方式公開的重疊在管道的指令。 （T ） 21. Doubling the associativity of acache without changing its overall capacity or block size willin crease the tag size by one bit. 翻倍的結(jié)合性緩存不改變其整體能力或塊大小將增加標(biāo)簽的大小。（T ） 22. The MIPS CP

45、U has a RISC ISA. （T ） 23. CPI is always a number greater than or equal to 1, because an instru ction can t be executed in less tha n one cycle. CPI總是大于或等于1,因?yàn)橐粋€指令不能被執(zhí)行在不到一個周期。（F ） 24. Splitting the shortest stage of a five-stage pipeline will result in a higher clock rate. 分裂的最短階段五級管道將導(dǎo)致更高的時鐘頻率。（F

46、） 25. There are 3 types of pipeline hazards: structure, data, and control hazards. 有3種管道危險：結(jié)構(gòu)、數(shù)據(jù)和控制危害。（T ） 26. In Tomasulos algorithm with speculation, when a branch is mispredicted , the data writte n tomemory and the register file as a result of that branch are rolled back to their previous values

47、. 與投機(jī)Tomasulo的算法,當(dāng)一個分支預(yù)測錯誤,數(shù)據(jù)寫入內(nèi)存和寄存器文件的分支被回滾到 之前的值。（T ） 27. A two-bit predictor performs better than a single bit predictor even if the con diti onal branch isexecuted exactly once. 低廉的預(yù)測性能優(yōu)于單一位預(yù)測即使條件分支完全執(zhí)行一次。（ 28. A direct-mapped cache of size N has the samemiss rate as a 2-way set-associative cac

48、he of size N/2. direct-mapped 緩存大小為 N的缺頁率具有相同的雙向set-associative 緩存的大小為 N / 2。（ T ） 29. A CISC architecture has a fixed instruction length. CISC體系結(jié)構(gòu)有一個固定的指令長度。（F ） 30. Splitting the shortest stage of a five-stage pipeline will result in a higher clock rate. 分裂的最短階段五級管道將導(dǎo)致更高的時鐘頻率。（F ） 31. Data hazards

49、 are caused by hardware conflict. 數(shù)據(jù)危害是由硬件引起的沖突。（F ） 32. Merging write Buffer reduce the cache miss penalty. 合并寫緩沖減少緩存錯過點(diǎn)球。（T ） 33. CPI is always a number greater than or equal to 1, because an instructioncan t be executed in less tha n one cycle. CPI總是大于或等于1,因?yàn)橐粋€指令不能被執(zhí)行在不到一個周期。（） 34. Suppose a con

50、diti onal branch alter natesbetwee n take n and not take n every time it is executed.A one-bit BHT predictoris likely to have a mispredictionrate of 100% on this bran ch. 假設(shè)一個條件分支之間的交替而不是采取每次執(zhí)行時。一個一比特的二叔丁基對甲酚預(yù)測可 能會對這個分支的錯誤預(yù)測率為100% （ T ） 35. Register renaming eliminatesstalls due to flow （WAR） depend

51、ences on registers. 寄存器重命名消除攤位由于流（戰(zhàn)爭）依賴性寄存器。（T ） 36. A dynamic branch predictor is always better than a static one. 一個動態(tài)分支預(yù)測總是比靜態(tài)的好。（F ） 37. Translation look-aside buffers (TLBs) are caches that hold virtual address to physical addresstran slati ons. 轉(zhuǎn)換后援緩沖區(qū)（tlb）緩存，虛擬地址到物理地址的翻譯。（T ） 簡答題（紅色為A卷試題） 1、R

52、ISC機(jī)器的設(shè)計(jì)原則 答：指令條數(shù)少、指令功能簡單。確定指令系統(tǒng)時，只選取使用頻度很高的指令，在此基 礎(chǔ)上補(bǔ)充一些最有用的指令（如支持操作系統(tǒng)和高級語言實(shí)現(xiàn)的指令）；采用簡單而又統(tǒng) 一的指令格式，并減少尋址方式，指令字長都為32位或64位；指令的執(zhí)行在單周期內(nèi)完 成（采用流水線技術(shù)后）；采用load-store 結(jié)構(gòu)，即只有l(wèi)oad和store指令才能訪問存 儲器，其他指令的操作都是在寄存器之間完成的；大多數(shù)指令都采用硬連接邏輯來實(shí)現(xiàn)； 強(qiáng)調(diào)優(yōu)化編譯器的作用，為高級語言程序生成優(yōu)化的代碼；充分利用流水技術(shù)來提高性 2、MIPS機(jī)器五級流水線（哪五級，每級的功能） 答：包括：取指令（IF），指令

53、譯碼/讀寄存器（ID），執(zhí)行/有效地址計(jì)算（EX,存儲器 訪問/分支完成（MEM，寫回（WB。取指令（IF ）:以PC中的值作為地址從存儲器中 取出一條指令，放入指令寄存器（IR）;同時PC值加4,然后放入NPC指令譯碼/讀寄 存器（ID）:對指令進(jìn)行譯碼，并以指令中的rs和rt字段作為地址訪問通用寄存器組，把 讀出的操作數(shù)分別放入 A和B中。同時IR的低16位進(jìn)行符號擴(kuò)展，然后存入 Imm,在這 一級，ALU對在前一級準(zhǔn)備好的操作數(shù)進(jìn)行計(jì)算。存儲器訪問/分支完成（MEM :所有指 令都要在該級進(jìn)行更新。除了分支指令，其他指令都是做：PO NPC在該級處理的指令只 有l(wèi)oad、store和分支

54、三種指令；寫回（ WB :把在前面4級中得到的結(jié)果寫入通用寄存 器組。 3、降低Cache命中時間的方法。（任意列出三種，并給出解釋） 答：降低Cache的命中時間：采用容量小、結(jié)構(gòu)簡單的Cache：硬件越簡單，速度就越快。 應(yīng)使Cache容量足夠小，以便可以與處理器做在同一芯片上，避免因片外訪問而增加時間開 銷。還要保持Cache結(jié)構(gòu)的簡單性，例如采用直接映像Cache,優(yōu)點(diǎn)是可以讓標(biāo)識檢測和數(shù) 據(jù)傳送同時進(jìn)行，從而有效減少命中時間；采用虛擬Cache：是指直接用虛擬地址進(jìn)行訪 問的Cache,其標(biāo)識存儲器中存放的是虛擬地址，進(jìn)行地址檢測用的也是虛擬地址。虛擬 Cache 的優(yōu)點(diǎn)：在命中時不需要地址轉(zhuǎn)換，因而也就省去了地址轉(zhuǎn)換的時間。另外，即使不 命中，地址轉(zhuǎn)換和訪問 Cache也是并行進(jìn)行的，其速度比物理Cache快很多。采用蹤跡 Cache:蹤跡Cache中存放的是CPU所執(zhí)行過的動態(tài)指令序列，其中包含了由分支預(yù)測展開 了的指令。該分支預(yù)測是否正確需要在取到該指令時進(jìn)行確認(rèn)。能夠提高指令Cache的空間 利用率， 避免因分支成功發(fā)生跳轉(zhuǎn)處于該塊之后的指令用不到，跳轉(zhuǎn)到的塊的位