電子技術(shù)課程設(shè)計(jì)報(bào)告

1、 電子技術(shù)課程設(shè)計(jì)報(bào)告 必選題（一）：7段led譯碼顯示電路設(shè)計(jì)一、程序代碼:library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity decled is port(clk:in std_logic; dout:out std_logic_vector(6 downto 0);end decled;architecture behav of decled is signal cnt4b:std_logic_vector(3 downto 0);begin process(clk) begin

2、if clkevent and clk=1 then cnt4b dout dout dout dout dout dout dout dout dout dout dout dout dout dout dout dout dout =0000000; end case; end process;end behav; 二、時(shí)序仿真結(jié)果: 必選題（二）：數(shù)字頻率計(jì)設(shè)計(jì)一、程序代碼:1、 十進(jìn)制計(jì)數(shù)器cnt10library ieee;use ieee.std_logic_1164.all;entity cnt10 isport(clk:in std_logic; clr:in std_logi

3、c; ena:in std_logic; cq:out integer range 0 to 15; carry_out:out std_logic);end cnt10;architecture behav of cnt10 is signal cqi:integer range 0 to 15;begin process(clk,clr,ena)begin if clr=1 then cqi=0; elsif clkevent and clk=1 then if ena=1 then if cqi9 then cqi=cqi+1; else cqi=0; end if; end if; e

4、nd if;end process;process(cqi)begin if cqi=9 then carry_out=1; else carry_out=0; end if;end process;cq=cqi;end behav;2、鎖存器reg32blibrary ieee;use ieee.std_logic_1164.all;entity reg32b is port(load:in std_logic; din:in std_logic_vector(31 downto 0); dout:out std_logic_vector(31 downto 0);end reg32b;ar

5、chitecture behav of reg32b isbegin process(load,din) begin if loadevent and load=1 then dout=din; end if; end process;end behav;3、側(cè)頻控制信號(hào)發(fā)生器testctllibrary ieee;use ieee.std_logic_1164.all;entity testctl is port(clk:in std_logic; tsten:out std_logic; clr_cnt:out std_logic; load:out std_logic);end test

6、ctl;architecture behav of testctl is signal div2clk:std_logic;begin process(clk) begin if clkevent and clk=1 then div2clk=not div2clk; end if; end process; process(clk,div2clk) begin if clk=0 and div2clk=0 then clr_cnt=1; else clr_cnt=0; end if; end process; load=not div2clk; tstenclk,tsten=tsten1,

7、clr_cnt=clr_cnt1,load=load1);u2:reg32b port map(load=load1,din=dto1,dout=dout);u3:cnt10 port map(clk=fsin,clr=clr_cnt1,ena=tsten1, cq=dto1(3 downto 0),carry_out=carry_out1(0);u4:cnt10 port map(clk=carry_out1(0),clr=clr_cnt1,ena=tsten1, cq=dto1(7 downto 4),carry_out=carry_out1(1);u5:cnt10 port map(cl

8、k=carry_out1(1),clr=clr_cnt1,ena=tsten1, cq=dto1(11 downto 8),carry_out=carry_out1(2);u6:cnt10 port map(clk=carry_out1(2),clr=clr_cnt1,ena=tsten1, cq=dto1(15 downto 12),carry_out=carry_out1(3);u7:cnt10 port map(clk=carry_out1(3),clr=clr_cnt1,ena=tsten1, cq=dto1(19 downto 16),carry_out=carry_out1(4);

9、u8:cnt10 port map(clk=carry_out1(4),clr=clr_cnt1,ena=tsten1, cq=dto1(23 downto 20),carry_out=carry_out1(5);u9:cnt10 port map(clk=carry_out1(5),clr=clr_cnt1,ena=tsten1, cq=dto1(27 downto 24),carry_out=carry_out1(6);u10:cnt10 port map(clk=carry_out1(6),clr=clr_cnt1,ena=tsten1, cq=dto1(31 downto 28);en

10、d struc; 二、時(shí)序仿真結(jié)果：cnt10reg32btestctlfregtest必選題（一）:一、 設(shè)計(jì)任務(wù)與要求題目：vhdl語(yǔ)言設(shè)計(jì)出租車計(jì)費(fèi)程序（1）、能夠?qū)崿F(xiàn)計(jì)費(fèi)功能費(fèi)用的計(jì)算是按行駛里程收費(fèi)，設(shè)出租車的起步價(jià)是8.00元，當(dāng)里程小于2km里時(shí)，按起步價(jià)收費(fèi)；當(dāng)里程大于2km時(shí)每公里按1.3元計(jì)費(fèi)。等待累計(jì)時(shí)間超過2min，按每分鐘1.5元計(jì)費(fèi)。所以總費(fèi)用按下式計(jì)算：總費(fèi)用=起步價(jià)+（里程-2km）*里程單價(jià)+（等候時(shí)間-2min）*等候單價(jià)（2）、能夠?qū)崿F(xiàn)顯示功能l 顯示汽車行駛里程：用兩位數(shù)字顯示分鐘，顯示方式為“xx”，單價(jià)為km。計(jì)程范圍為099km，計(jì)程分辨率為1km

11、。l 顯示等候時(shí)間：用兩位數(shù)字顯示分鐘，顯示方式為“xx”。計(jì)時(shí)范圍為059min，計(jì)時(shí)分辨率為1min。l 顯示總費(fèi)用：用四位數(shù)字顯示，顯示方式為“xxx.x”，單位為元。計(jì)價(jià)范圍為999.9元，計(jì)價(jià)分辨率為0.1元。二、設(shè)計(jì)原理根據(jù)設(shè)計(jì)要求, 系統(tǒng)的輸入信號(hào)clk，計(jì)價(jià)開始信號(hào)start，等待信號(hào)stop，里程信號(hào)fin。系統(tǒng)得輸出信號(hào)有：總費(fèi)用數(shù)cha0 cha3，行駛距離km0 km1，等待時(shí)間min0 min1 等。系統(tǒng)的元件框圖如下：系統(tǒng)有兩個(gè)脈沖輸入信號(hào)clk_195、fin，兩個(gè)控制輸入開關(guān)start、stop；控制過程為：start作為計(jì)費(fèi)開始開關(guān)，當(dāng)start為高電平時(shí)，系

12、統(tǒng)開始根據(jù)輸入的情況計(jì)費(fèi)。當(dāng)有乘客上車并開始行駛時(shí)，fin脈沖到來(lái)，進(jìn)行行駛計(jì)費(fèi)，此時(shí)的stop需要置為0；如需停車等待，就把stop變?yōu)楦唠娖?，并去除fin輸入脈沖，進(jìn)行等待計(jì)費(fèi)；當(dāng)乘客下車且不等待時(shí)，直接將start置為0，系統(tǒng)停止工作；系統(tǒng)由分頻模塊、控制模塊、計(jì)量模塊和計(jì)費(fèi)模塊四部分組成。計(jì)量模塊是整個(gè)系統(tǒng)實(shí)現(xiàn)里程計(jì)數(shù)和時(shí)間計(jì)數(shù)的重要部分；控制模塊是實(shí)現(xiàn)不同計(jì)費(fèi)方式的選擇部分；設(shè)計(jì)通過分頻模塊產(chǎn)生不同頻率的脈沖信號(hào)來(lái)實(shí)現(xiàn)系統(tǒng)的計(jì)費(fèi)。計(jì)量模塊采用1hz的驅(qū)動(dòng)信號(hào)，計(jì)費(fèi)模塊采用13hz、15hz的驅(qū)動(dòng)信號(hào)；計(jì)量模塊每計(jì)數(shù)一次，計(jì)費(fèi)模塊就實(shí)現(xiàn)13次或者15次計(jì)數(shù)，即為實(shí)現(xiàn)計(jì)時(shí)時(shí)的1.5 元/

13、min、計(jì)程時(shí)的1.3元/km的收費(fèi)；系統(tǒng)總體頂層框圖為：計(jì)費(fèi)器選頻器分頻器計(jì)算里程等待時(shí)間狀態(tài)輸入時(shí)鐘輸入時(shí)鐘1時(shí)鐘2時(shí)鐘3 使能信號(hào)輸出時(shí)間里程數(shù)輸出費(fèi)用三、設(shè)計(jì)步驟 （一）、分頻模塊 分頻模塊是對(duì)系統(tǒng)時(shí)鐘頻率進(jìn)行分頻，分別得到15hz、13hz、1hz三種頻率；本設(shè)計(jì)中通過三種不同頻率的脈沖信號(hào)實(shí)現(xiàn)在計(jì)程車在行駛、等待兩種情況下的不同計(jì)費(fèi)。原理框圖如下：源程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity fenp

14、in2 isport ( clk_195 :in std_logic; ；頻率為195hz的時(shí)鐘 clk_13: out std_logic; ；頻率為13hz的時(shí)鐘 clk_15: out std_logic; ；頻率為15hz的時(shí)鐘 clk_1: out std_logic); ；頻率為1hz的時(shí)鐘end fenpin2;architecture rt1 of fenpin2 is signal q_13:integer range 0 to 12; ；分頻器 signal q_15:integer range 0 to 14; ；分頻器signal q_1:integer range 0

15、 to 194; ；分頻器 begin process(clk_195) beginif (clk_195event and clk_195=1 )then if q_13=14 then q_13=0;clk_13=1; 此處產(chǎn)生13hz頻率的信號(hào) elsif q_13=8 then clk_13=0;q_13=q_13+1; else q_13=q_13+1; end if; if q_15=12 then q_15=0;clk_15=1; ；此處產(chǎn)生15hz頻率的信號(hào) elsif q_15=7 then clk_15=0;q_15=q_15+1; else q_15=q_15+1; en

16、d if; if q_1=194 then q_1=0;clk_1=0; ；此處產(chǎn)生1hz頻率的信號(hào) elsif q_1=94 then clk_1=1;q_1=q_1+1; else q_1=q_1+1; end if;三種頻率比為15：13：1end if;end process;end rt1;分頻模塊的仿真波形圖為：注： 有圖中的周期時(shí)間可以看出 ，三種輸出的信號(hào)脈沖對(duì)應(yīng)的頻率比實(shí)現(xiàn)了1：13：15；（二）、計(jì)量模塊 本模塊實(shí)現(xiàn)對(duì)于出租車在行駛和等待過程中的繼承和計(jì)時(shí)功能；當(dāng)行駛里程大于3km時(shí)，本模塊中en0信號(hào)變?yōu)?；當(dāng)?shù)却龝r(shí)間大于2min時(shí)，本模塊中en1信號(hào)變?yōu)?；clk1每來(lái)

17、一個(gè)上升沿，計(jì)量模塊實(shí)現(xiàn)一次計(jì)數(shù)，里程數(shù)或者等待時(shí)間加1；元件框圖為：源程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity jiliang isport( s: in std_logic; ；計(jì)量開始信號(hào) fin: in std_logic; ；里程脈沖信號(hào) stop: in std_logic; ；等待信號(hào) clk1: in std_logic; ；計(jì)量驅(qū)動(dòng)信號(hào) en1,en0:buffer std_logic; ；計(jì)

18、量輸出的控制信號(hào) k1,k0: buffer std_logic_vector(3 downto 0); ；里程計(jì)數(shù) m1,m0: buffer std_logic_vector(3 downto 0); ；時(shí)間計(jì)數(shù)end jiliang;architecture rt2 of jiliang is beginprocess(clk1)begin if clk1event and clk1=1 then ；本語(yǔ)句實(shí)現(xiàn)clk1對(duì)計(jì)量模塊的驅(qū)動(dòng) if s=0 then en1=0;en0=0;m1=0000;m0=0000;k1=0000;k0=0000; elsif stop=1 then ；等

19、待計(jì)時(shí)開始標(biāo)志 if m0=1001 then m0=0000; if m1=0101 then m1=0000; else m1=m1+1; end if; else m000000001then en1=1; ；如等待uop時(shí)間大于2min 輸出信號(hào)使能en1置高電平。 else en1=0; 否則就置低電平 end if; elsif fin=1 then ; 行駛計(jì)程開始 en1=0; ；en1失效，開始檢驗(yàn)en0 if k0=1001 then k0=0000; if k1=1001 then k1=0000; else k1=k1+1; end if; else k00000000

20、1 then en0=1; ；如果里程數(shù)大于2km，則輸出使能en0置高電平 else en0=0; ；否則制低電平 end if; else en1=0;en0=0; ；clk1不驅(qū)動(dòng)，使能信號(hào)為0 end if; end if;end process;end rt2;計(jì)量模塊的仿真波形圖為：出租車停下，計(jì)費(fèi)停止，里程、時(shí)間清零車啟動(dòng)后的使能計(jì)費(fèi)信號(hào)，前2km時(shí)，費(fèi)用不加等待使能信號(hào)，前2分鐘不使能。注：由圖可以看出，在fin脈沖到來(lái)時(shí)，k1、k0進(jìn)行計(jì)數(shù)，當(dāng)大于2km時(shí)en0就置高電平；當(dāng)stop為高電平時(shí)，即為進(jìn)入等待計(jì)時(shí)，m1、m0進(jìn)行計(jì)數(shù)，en1在時(shí)間大于2min時(shí)輸出高電平；當(dāng)s信

21、號(hào)為零，乘客下車，計(jì)費(fèi)結(jié)束數(shù)據(jù)清零。（三）、計(jì)費(fèi)模塊 本模塊根據(jù)輸入的clk2信號(hào)變化，調(diào)節(jié)費(fèi)用的計(jì)數(shù)，c0、c1、c2、c3分別表示費(fèi)用的顯示。原理框圖為：源程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity jifei isport(clk2:in std_logic; start: in std_logic; c0,c1,c2,c3: buffer std_logic_vector(3 downto 0);end

22、jifei;architecture rt3 of jifei isbeginprocess(clk2,start)begin if start=0 then c3=0000;c2=0000;c1=1000;c0=0000; ；對(duì)于起步 elsif clk2event and clk2=1 then 價(jià)進(jìn)行了限定 if c0=1001 then c0=0000; if c1=1001 then c1=0000; if c2=1001 then c2=0000; if c3=1001 then c3=0000; else c3=c3+1; end if; else c2=c2+1; end if

23、; else c1=c1+1; end if; else c0=c0+1; ；完成計(jì)費(fèi)功能 end if; end if;end process;end rt3;計(jì)費(fèi)模塊的仿真波形如下：價(jià)格從8元開始，逐漸加一計(jì)費(fèi)注：由圖中可以看出，隨著clk2的高電平的到來(lái)，c3、c2、c1、c0逐級(jí)進(jìn)行加法計(jì)數(shù)，當(dāng)c0計(jì)數(shù)到九時(shí)，產(chǎn)生進(jìn)位，c1加一；當(dāng)c1計(jì)數(shù)到九時(shí)，產(chǎn)生進(jìn)位，c2加一；當(dāng)c2計(jì)數(shù)到九時(shí)，產(chǎn)生進(jìn)位，c3加一； 起步價(jià)為8元；（四）、控制模塊 本模塊主要是通過兩個(gè)不同的輸入使能信號(hào)，對(duì)兩個(gè)輸入脈沖進(jìn)行選擇輸出；使能信號(hào)是計(jì)量模塊中的輸出，兩個(gè)輸入脈沖是分頻模塊輸出的13hz、15hz的脈沖；

24、本模塊實(shí)現(xiàn)了雙脈沖的二選一；原理框圖為源程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity kongzhi isport(ent0,ent1:in std_logic; ；輸入的使能選擇信號(hào) clk_in1:in std_logic; ；輸入脈沖 clk_in2:in std_logic; ；輸入脈沖 clk_out:out std_logic); ；輸出脈沖end kongzhi;architecture rt4 of

25、 kongzhi isbeginprocess(ent0,ent1)begin if ent0=1 then ；以下語(yǔ)句實(shí)現(xiàn)對(duì)雙脈沖的二選一 clk_out=clk_in1; elsif ent1=1 then clk_out=clk_in2; else clk_out=0; ；防止時(shí)鐘脈沖未知狀態(tài) end if; end process;end rt4;控制模塊的仿真波形圖為：頻率分界處兩種不同的計(jì)費(fèi)方式注：由圖中可以看出，當(dāng)ent0為高電平時(shí)，輸出為這一時(shí)段的clk_in1; 當(dāng)ent1為高電平時(shí)，輸出為這一時(shí)段的clk_in2;（五）、原件例化(總模塊) 本模塊用原理圖實(shí)現(xiàn)出租車的計(jì)費(fèi)器

26、系統(tǒng)設(shè)計(jì)， 將各個(gè)模塊組合在一起；start為計(jì)費(fèi)開始信號(hào)，stop為等待信號(hào)，fin為車開動(dòng)信號(hào)各模塊聯(lián)合仿真波形：里程計(jì)數(shù)，分鐘計(jì)數(shù)；cha為四位價(jià)元格，精度0.1實(shí)例驗(yàn)證：cha顯示價(jià)格位011.0元km數(shù)為0，時(shí)間4分鐘注：由圖中可以看出，當(dāng)stop為高電平，即進(jìn)入等待計(jì)時(shí)收費(fèi)，分鐘位記到4分鐘時(shí)，（當(dāng)?shù)却龝r(shí)間超過2min時(shí)，每過一分鐘加1.5元，即為實(shí)現(xiàn)每等一分鐘收費(fèi)1.5元。）所需費(fèi)用為8+（4-2）*1.5=11.0元。總費(fèi)用為036.6元。結(jié)果驗(yàn)證：出租車的起步價(jià)是8元，當(dāng)?shù)却?分鐘，計(jì)價(jià)器（cha【3-0】）顯示為011.0元里程17km時(shí)間8分鐘注：當(dāng)fin脈沖信號(hào)到來(lái)時(shí)

27、，實(shí)現(xiàn)了行駛計(jì)費(fèi),當(dāng)行駛里程超過2公里，則再按每公里1.3元計(jì)費(fèi)；如圖，等待了8分鐘，行駛了17千米結(jié)果驗(yàn)證：出租車的起步價(jià)是8元，當(dāng)?shù)却?分鐘，行駛了17千米的時(shí)候，收費(fèi)為8+（8-2）*1.5+（17-2）*1.3=36.5元；計(jì)價(jià)器顯示為36.6元。自選題（二）：一、設(shè)計(jì)任務(wù)與要求題目:數(shù)字秒表(1) 、設(shè)計(jì)一塊數(shù)字秒表，能夠精確反應(yīng)計(jì)時(shí)時(shí)間，并完成復(fù)位計(jì)時(shí)功能。(2) 、秒表計(jì)時(shí)的最大范圍為23時(shí)59分59.9秒，精度為0.1秒。秒表可顯示計(jì)時(shí)時(shí)間的時(shí)、分、秒、0.1秒的度量值，且各度量單位可以正確進(jìn)位。(3) 、當(dāng)復(fù)位清零有效時(shí)，秒表清零并做好計(jì)時(shí)準(zhǔn)備。在任何情況下，只要按下復(fù)位開

28、關(guān)，秒表都要無(wú)條件進(jìn)行復(fù)位操作，即使在計(jì)時(shí)過程中也無(wú)條件地清零。(4) 、設(shè)置秒表啟動(dòng)/停止開關(guān)。按下該開關(guān)，秒表即刻開始計(jì)時(shí)，并得到計(jì)時(shí)結(jié)果；放開該開關(guān)時(shí)，計(jì)時(shí)停止。一、設(shè)計(jì)原理：根據(jù)設(shè)計(jì)要求,系統(tǒng)的輸入時(shí)鐘信號(hào)為clk,清零信號(hào)clr,系統(tǒng)的使能控制信號(hào)為a.當(dāng)使能控制信號(hào)為1時(shí)，控制模塊的輸出信號(hào)q為1，則可驅(qū)動(dòng)計(jì)時(shí)模塊工作；當(dāng)系統(tǒng)的清零信號(hào)clr為0時(shí)，系統(tǒng)進(jìn)行復(fù)位（清零）操作；當(dāng)系統(tǒng)的使能控制信號(hào)a為0時(shí)，控制模塊輸出信號(hào)為0，en也為0，則可以使系統(tǒng)處于暫停狀態(tài)。系統(tǒng)可以分為控制模塊和計(jì)時(shí)模塊， 開始 周期脈沖 clr=0= 清 零是en=1否否是否為23時(shí)59分59.9秒是是清

29、零是否為9時(shí)59分59.9秒進(jìn)位即h_cnt_h+1否是是否為59分59.9秒否進(jìn)位即h_cnt_l+1 是 是否為9分59.9秒進(jìn)位即m_cnt_h+1是是否為59.9秒進(jìn)位即m_cnt_l+1是是否為9.9秒秒進(jìn)位即s_cnt_h+1 是是否為0.9秒進(jìn)位即s_cnt_l+1是 sub_s_cnt_h+1 結(jié) 束二、設(shè)計(jì)步驟（一）控制模塊 控制模塊是為了完成該數(shù)字秒表的暫停功能（二）計(jì)時(shí)模塊計(jì)時(shí)模塊是為了完成該數(shù)字秒表的計(jì)時(shí)、清零功能，有十進(jìn)制，六進(jìn)制，二進(jìn)制源程序如下：1、計(jì)時(shí)模塊library ieee;use ieee.std_logic_1164.all;use ieee.std_

30、logic_unsigned.all;entitytime isport(clr,clk,en:in std_logic;hou_h,hou_l,min_h,min_l,sec_h,sec_l,sub_sec_h:out std_logic_vector(3 downto 0);end time;architecture time_arc of time isbeginprocess(clk,clr)variable h_cnt_h,h_cnt_l,m_cnt_h,m_cnt_l,s_cnt_h,s_cnt_l,sub_s_cnt_h:std_logic_vector(3 downto 0);

31、beginif(clr=0)then h_cnt_h:=0000; h_cnt_l:=0000; m_cnt_h:=0000;m_cnt_l:=0000;s_cnt_h:=0000;s_cnt_l:=0000;sub_s_cnt_h:=0000; elsif (clk event and clk=1) thenif(en=1)then -23時(shí)59分59.9秒清零-if(h_cnt_h=0010and h_cnt_l=0011and m_cnt_h=0101and m_cnt_l=1001and s_cnt_h=0101and s_cnt_l=1001and sub_s_cnt_h=1001)

32、then h_cnt_h:=0000; h_cnt_l:=0000; m_cnt_h:=0000; m_cnt_l:=0000; s_cnt_h:=0000; s_cnt_l:=0000; sub_s_cnt_h:=0000;-9時(shí)59分59.9秒清零-時(shí)鐘高位進(jìn)1-elsif(h_cnt_l=1001and m_cnt_h=0101and m_cnt_l=1001and s_cnt_h=0101and s_cnt_l=1001and sub_s_cnt_h=1001)then h_cnt_l:=0000; m_cnt_h:=0000; m_cnt_l:=0000; s_cnt_h:=0000

33、; s_cnt_l:=0000; sub_s_cnt_h:=0000; h_cnt_h:=h_cnt_h+1;-59分59.9秒清零- elsif(m_cnt_h=0101and m_cnt_l=1001and s_cnt_h=0101and s_cnt_l=1001and sub_s_cnt_h=1001)then m_cnt_h:=0000; m_cnt_l:=0000; s_cnt_h:=0000; s_cnt_l:=0000; sub_s_cnt_h:=0000; h_cnt_l:=h_cnt_l+1; -9分59.9秒清零，分鐘高位進(jìn)1-elsif(m_cnt_l=1001and s

34、_cnt_h=0101and s_cnt_l=1001and sub_s_cnt_h=1001)thenm_cnt_l:=0000;s_cnt_h:=0000;s_cnt_l:=0000;sub_s_cnt_h:=0000;m_cnt_h:=m_cnt_h + 1;-59.9秒清零 分鐘低位進(jìn)1-elsif(s_cnt_h=0101and s_cnt_l=1001and sub_s_cnt_h=1001)then s_cnt_h:=0000; s_cnt_l:=0000; sub_s_cnt_h:=0000; m_cnt_l:=m_cnt_l +1;-9.9秒清零 秒鐘高位進(jìn)1- elsif(s_cnt_l=1001and sub_s_cnt_h=1001)then s_cnt_l:=0000; sub_s_cnt_h:=0000; s_cnt_h:=s_cnt_h + 1;-0.9秒清零 秒鐘低位進(jìn)1- elsif(sub_s_cnt_h=1001)then sub_s_cnt_h:=0000; s_cnt_l:=s_cnt_l + 1;-0.9秒清零 低位清零高位進(jìn)1-else sub_s_cnt_h:=sub_s_cnt_h + 1;end if;end