可編程邏輯器件設(shè)計(jì)實(shí)驗(yàn)報(bào)告

1、可編程邏輯器件設(shè)計(jì)實(shí)驗(yàn)報(bào)告實(shí)驗(yàn)名稱：QuartusII基礎(chǔ)實(shí)驗(yàn)實(shí)驗(yàn)?zāi)康模菏褂肣uartusII設(shè)計(jì)并完成一個(gè)簡(jiǎn)單的邏輯電路實(shí)驗(yàn)時(shí)間：2015年地點(diǎn)：803實(shí)驗(yàn)室學(xué)生姓名：學(xué)號(hào)：實(shí)驗(yàn)名稱：使用QuartusII設(shè)計(jì)并完成一個(gè)簡(jiǎn)單的邏輯電路1、實(shí)驗(yàn)步驟(1) 創(chuàng)建工程(2) 創(chuàng)建文件(3) 編譯工程(4) 觀察RTL視圖(5) 仿真2、VerilogHDL代碼采用原理圖輸入AND2伏巴.3、RTL視圖inst4、仿真結(jié)果實(shí)驗(yàn)名稱：第二部分：VerilogHDL基礎(chǔ)實(shí)驗(yàn)實(shí)驗(yàn)?zāi)康模赫莆誕uartusII軟件的基本使用方法，完成基本時(shí)序電路設(shè)計(jì)實(shí)驗(yàn)時(shí)間：2015年地點(diǎn)：803實(shí)驗(yàn)室學(xué)生姓名：趙佳夢(mèng)學(xué)號(hào)：

2、2012117282實(shí)驗(yàn)名稱：簡(jiǎn)單D觸發(fā)器1、實(shí)驗(yàn)步驟(1) 創(chuàng)建工程(2) 創(chuàng)建文件(3) 編譯工程(4) 觀察RTL視圖(5) 仿真2、VerilogHDL代碼module_DFF(clk,d,q);inputclk,d;outputq;regq;always(posedgeclk)beginqENACLR4、仿真結(jié)果dclk實(shí)驗(yàn)名稱：第二部分：VerilogHDL基礎(chǔ)實(shí)驗(yàn)實(shí)驗(yàn)?zāi)康模赫莆誕uartusII軟件的基本使用方法，完成基本時(shí)序電路設(shè)計(jì)實(shí)驗(yàn)時(shí)間：2015年地點(diǎn)：803實(shí)驗(yàn)室學(xué)生姓名：趙佳夢(mèng)學(xué)號(hào)：2012117282實(shí)驗(yàn)名稱：同步置數(shù)的D觸發(fā)器1、實(shí)驗(yàn)步驟創(chuàng)建工程、創(chuàng)建文件、編譯工程

3、、觀察RTL視圖、仿真2、VerilogHDL代碼moduleCFQ(clk,d,load,q);inputclk,d,load;outputq;regq;always(posedgeclk)beginif(!load)q=1;elseq=d;endendmodule3、RTL視圖4、仿真結(jié)果實(shí)驗(yàn)名稱：第二部分：VerilogHDL基礎(chǔ)實(shí)驗(yàn)實(shí)驗(yàn)?zāi)康模赫莆誕uartusII軟件的基本使用方法，完成基本時(shí)序電路設(shè)計(jì)實(shí)驗(yàn)時(shí)間：2015年地點(diǎn)：803實(shí)驗(yàn)室學(xué)生姓名：趙佳夢(mèng)學(xué)號(hào)：2012117282實(shí)驗(yàn)名稱：同步置數(shù)異步清零的D觸發(fā)器1、實(shí)驗(yàn)步驟創(chuàng)建工程、創(chuàng)建文件、編譯工程、觀察RTL視圖、仿真2、Ve

4、rilogHDL代碼module_DFf(clk,d,load,rest,q);inputclk,d,load,rest;outputq;regq;always(posedgeclkornegedgerest)beginif(!rest)q=0;elseif(!load)q=1;elseq=d;endendmodule3、RTL視圖4、仿真結(jié)果實(shí)驗(yàn)名稱：第二部分：VerilogHDL基礎(chǔ)實(shí)驗(yàn)實(shí)驗(yàn)?zāi)康模赫莆誕uartusII軟件的基本使用方法，完成基本時(shí)序電路設(shè)計(jì)實(shí)驗(yàn)時(shí)間：2015年地點(diǎn)：803實(shí)驗(yàn)室學(xué)生姓名：趙佳夢(mèng)學(xué)號(hào)：2012117282實(shí)驗(yàn)名稱：帶Qn輸出的D觸發(fā)器1、實(shí)驗(yàn)步驟創(chuàng)建工程、創(chuàng)

5、建文件、編譯工程、觀察RTL視圖、仿真2、VerilogHDL代碼moduled_q(in,clk,q,set,a,reset,q_n);inputclk,in,set,a,reset;outputregq,q_n;always(posedgeclk,negedgereset)beginq_n=q;if(!reset)q=0;elseif(!set)q=a;elseq4、仿真結(jié)果ENA實(shí)驗(yàn)名稱：第二部分：VerilogHDL基礎(chǔ)實(shí)驗(yàn)實(shí)驗(yàn)?zāi)康模赫莆誕uartusII軟件的基本使用方法，完成基本時(shí)序電路設(shè)計(jì)實(shí)驗(yàn)時(shí)間：2015年地點(diǎn)：803實(shí)驗(yàn)室學(xué)生姓名：趙佳夢(mèng)學(xué)號(hào)：2012117282實(shí)驗(yàn)名稱：4

6、選1數(shù)據(jù)選擇器1、實(shí)驗(yàn)步驟創(chuàng)建工程、創(chuàng)建文件、編譯工程、觀察RTL視圖、仿真2、VerilogHDL代碼modulemux4_1(in0,in1,in2,in3,s0,s1,out);inputs0,s1;inputin0,in1,in2,in3;outputout;regout;always(in0,in1,in2,in3,s0,s1)begincase(s0,s1)2b00:out=in0;2b01:out=in1;2b10:out=in2;2b11:out=in3;default:out=1bz;endcaseendendmodule3、RTL視圖Mux0.I-.s0SEL1.0s1n3

7、.IOUTn2DATA3L 一_MUXn0n實(shí)驗(yàn)名稱：第二部分：VerilogHDL基礎(chǔ)實(shí)驗(yàn)實(shí)驗(yàn)?zāi)康模赫莆誕uartusII軟件的基本使用方法，完成基本時(shí)序電路設(shè)計(jì)實(shí)驗(yàn)時(shí)間：2015年地點(diǎn)：803實(shí)驗(yàn)室學(xué)生姓名：趙佳夢(mèng)學(xué)號(hào)：2012117282實(shí)驗(yàn)名稱：6選1數(shù)據(jù)選擇器1、實(shí)驗(yàn)步驟創(chuàng)建工程、創(chuàng)建文件、編譯工程、觀察RTL視圖、仿真2、VerilogHDL代碼modulemux6_1(in0,in1,in2,in3,in4,in5,s0,s1,s2,out);inputs0,s1,s2;inputin0,in1,in2,in3,in4,in5;裝outputout;regout;always(i

8、n0,in1,in2,in3,in4,in5,s0,s1,s2)begin訂case(s0,s1,s2)3b000:out=in0;3b001:out=in1;3b010:out=in2;線3b011:out=in3;3b100:out=in4;3b101:out=in5;default:out=1bz;endcaseendendmodule3、RTL視圖Mux04、仿真結(jié)果可編程邏輯器件設(shè)計(jì)實(shí)驗(yàn)報(bào)告實(shí)驗(yàn)名稱：第二部分：VerilogHDL基礎(chǔ)實(shí)驗(yàn)實(shí)驗(yàn)?zāi)康模赫莆誕uartusII軟件的基本使用方法，完成基本時(shí)序電路設(shè)計(jì)實(shí)驗(yàn)時(shí)間：2015年地點(diǎn)：803實(shí)驗(yàn)室學(xué)生姓名：趙佳夢(mèng)學(xué)號(hào)：20121172

9、82實(shí)驗(yàn)名稱：38譯碼器(assign語(yǔ)句實(shí)現(xiàn))1、實(shí)驗(yàn)步驟創(chuàng)建工程、創(chuàng)建文件、編譯工程、觀察RTL視圖、仿真2、VerilogHDL代碼moduleas_38(a,q);input2:0a;output7:0q;parameterm=8b00000001;assignq=(ma);endmodule3、RTL視圖4、仿真結(jié)果實(shí)驗(yàn)名稱:第二部分：VerilogHDL基礎(chǔ)實(shí)驗(yàn)實(shí)驗(yàn)?zāi)康?掌握QuartusII軟件的基本使用方法，完成基本時(shí)序電路設(shè)計(jì)實(shí)驗(yàn)時(shí)間:2015年地點(diǎn):803實(shí)驗(yàn)室學(xué)生姓名:趙佳夢(mèng)學(xué)號(hào):2012117282實(shí)驗(yàn)名稱:38譯碼器（always語(yǔ)句實(shí)現(xiàn)）1、實(shí)驗(yàn)步驟創(chuàng)建工程、創(chuàng)建文

10、件、編譯工程、觀察RTL視圖、仿真2、VerilogHDL代碼moduleyima3_8(in0,in1,in2,out);inputin0,in1,in2;output7:0out;reg7:0out;always(in0,in1,in2,out)begincase(in2,in1,in0)3b000:out=8b000000013b001:out=8b000000103b010:out=8b000001003b011:out=8b000010003b100:out=8b000100003b101:out=8b001000013b110:out=8b010000013b111:out=8b1

11、0000001default:out=2bz;endcaseendendmodule3、RTL視圖4、仿真結(jié)果實(shí)驗(yàn)名稱：第三部分：VerilogHDL中級(jí)實(shí)驗(yàn)實(shí)驗(yàn)?zāi)康模杭由罾斫?，熟練操作?shí)驗(yàn)時(shí)間：2015年地點(diǎn)：803實(shí)驗(yàn)室學(xué)生姓名：趙佳夢(mèng)學(xué)號(hào)：2012117282實(shí)驗(yàn)名稱：設(shè)計(jì)一個(gè)模10計(jì)數(shù)器(異步清零，同步置數(shù))1、實(shí)驗(yàn)步驟創(chuàng)建工程、創(chuàng)建文件、編譯工程、觀察RTL視圖、仿真2、VerilogHDL代碼modulem10(clk,set,reset,qout,data,cout);inputclk,set,reset;input3:0data;裝outputreg3:0qout;output

12、regcout;always(posedgeclk,negedgereset)begin訂if(!reset)beginqout=0;cout=0;線endelseif(set=0)beginqout=data;cout=0;endelseif(qout9)beginqout=qout+1;cout=0;endelsebeginqout=0;cout=1;endendendmodule3、RTL視圖4、仿真結(jié)果實(shí)驗(yàn)名稱：第三部分：VerilogHDL中級(jí)實(shí)驗(yàn)實(shí)驗(yàn)?zāi)康模杭由罾斫?，熟練操作?shí)驗(yàn)時(shí)間：2015年地點(diǎn)：803實(shí)驗(yàn)室學(xué)生姓名：趙佳夢(mèng)學(xué)號(hào)：2012117282實(shí)驗(yàn)名稱：設(shè)計(jì)一個(gè)模60計(jì)數(shù)器

13、(異步清零，同步置數(shù))1、實(shí)驗(yàn)步驟創(chuàng)建工程、創(chuàng)建文件、編譯工程、觀察RTL視圖、仿真2、VerilogHDL代碼modulem_60(clk,load,reset,a,cnt,cout);inputclk,load,reset;input5:0a;outputcout;output5:0cnt;reg5:0cnt;regcout;always(posedgeclkornegedgereset)beginif(!reset)cnt=6b00_0000;elseif(load)cnt=a;elsebeginif(cnt6d59)begincnt=cnt+1;cout=0;endelsebeginc

14、out=1;cnt=6b00_0000;endendendendmodule3、RTL視圖clkresetcnt5.0couta5.0loadcnt4卜reg0PRE4、仿真結(jié)果實(shí)驗(yàn)名稱：第三部分：VerilogHDL中級(jí)實(shí)驗(yàn)實(shí)驗(yàn)?zāi)康模杭由罾斫?，熟練操作?shí)驗(yàn)時(shí)間：2015年地點(diǎn)：803實(shí)驗(yàn)室學(xué)生姓名：趙佳夢(mèng)學(xué)號(hào)：2012117282實(shí)驗(yàn)名稱：設(shè)計(jì)一個(gè)BCD碼計(jì)數(shù)器1、實(shí)驗(yàn)步驟創(chuàng)建工程、創(chuàng)建文件、編譯工程、觀察RTL視圖、仿真2、VerilogHDL代碼moduleadd_sub(ina,inb,sum1,sum2);input3:0ina;input3:0inb;output4:0sum1;o

15、utput4:0sum2;reg4:0sum1;reg4:0sum2;always(ina,inb)beginsum1=ina-inb;sum2sum24.0實(shí)驗(yàn)名稱：第三部分：VerilogHDL中級(jí)實(shí)驗(yàn)實(shí)驗(yàn)?zāi)康模杭由罾斫?，熟練操作?shí)驗(yàn)時(shí)間：2015年地點(diǎn)：803實(shí)驗(yàn)室學(xué)生姓名：趙佳夢(mèng)學(xué)號(hào)：2012117282實(shí)驗(yàn)名稱：設(shè)計(jì)一個(gè)4bit加減計(jì)數(shù)器1、實(shí)驗(yàn)步驟創(chuàng)建工程、創(chuàng)建文件、編譯工程、觀察RTL視圖、仿真2、VerilogHDL代碼moduleadd_bcd(a,clk,en,load,reset,out,cout);input3:0a;inputclk,en,load,reset;裝ou

16、tput3:0out;outputcout;reg3:0out;regcout;訂always(posedgeclkornegedgereset)beginif(!reset)out=4b0000;線elseif(!load)out=a;elseif(!en)out=out+1;elseout=out-1;endendmodule3、RTL視圖out2reg0實(shí)驗(yàn)名稱：第三部分：VerilogHDL中級(jí)實(shí)驗(yàn)實(shí)驗(yàn)?zāi)康模杭由罾斫猓炀毑僮鲗?shí)驗(yàn)時(shí)間：2015年地點(diǎn)：803實(shí)驗(yàn)室學(xué)生姓名：趙佳夢(mèng)學(xué)號(hào)：2012117282實(shí)驗(yàn)名稱：設(shè)計(jì)一個(gè)2、4、8分頻器1、實(shí)驗(yàn)步驟創(chuàng)建工程、創(chuàng)建文件、編譯工程、觀察R

17、TL視圖、仿真2、VerilogHDL代碼modulediv2_4_8(clk,clk_2,clk_4,clk_8);inputclk;outputclk_2,clk_4,clk_8;regclk_2,clk_4,clk_8;always(posedgeclk)beginclk_2=clk_2;endalways(posedgeclk_2)beginclk_4=clk_4;endalways(posedgeclk_4)beginclk_8=clk_8;endendmodule3、RTL視圖clk4、仿真結(jié)果可編程邏輯器件設(shè)計(jì)實(shí)驗(yàn)報(bào)告實(shí)驗(yàn)名稱：第三部分：VerilogHDL中級(jí)實(shí)驗(yàn)實(shí)驗(yàn)?zāi)康模杭由?/p>

18、理解，熟練操作實(shí)驗(yàn)時(shí)間：2015年地點(diǎn)：803實(shí)驗(yàn)室學(xué)生姓名：趙佳夢(mèng)學(xué)號(hào)：2012117282實(shí)驗(yàn)名稱：設(shè)十個(gè)2N分頻器1、實(shí)驗(yàn)步驟創(chuàng)建工程、創(chuàng)建文件、編譯工程、觀察RTL視圖、仿真2、VerilogHDL代碼modulediv_14(clk,out);inputclk;outputout;regout;reg2:0temp;always(posedgeclk)beginif(temp3d6)temp=temp+1b1;elsebeginout=out;temp=0;endendendmodule3、RTL視圖4、仿真結(jié)果實(shí)驗(yàn)名稱：第三部分：VerilogHDL中級(jí)實(shí)驗(yàn)實(shí)驗(yàn)?zāi)康模杭由罾斫?，熟?/p>

19、操作實(shí)驗(yàn)時(shí)間：2015年地點(diǎn)：803實(shí)驗(yàn)室學(xué)生姓名：趙佳夢(mèng)學(xué)號(hào)：2012117282實(shí)驗(yàn)名稱：設(shè)計(jì)一個(gè)M+N分頻器1、實(shí)驗(yàn)步驟創(chuàng)建工程、創(chuàng)建文件、編譯工程、觀察RTL視圖、仿真2、VerilogHDL代碼modulediv5_7(clk,out);inputclk;outputout;regout;reg3:0cout1;reg3:0cout2;always(posedgeclk)beginif(cout14d11)begincout1=cout1+1;if(cout1=4b0100)out=out;endelsebegincout1=0;out=out;endendendmodule3、RT

20、L視圖可編程邏輯器件設(shè)計(jì)實(shí)驗(yàn)報(bào)告iuti3.04、仿真結(jié)果me19.芍匕ADaOamIlliI實(shí)驗(yàn)名稱：第三部分：VerilogHDL中級(jí)實(shí)驗(yàn)實(shí)驗(yàn)?zāi)康模杭由罾斫?，熟練操作?shí)驗(yàn)時(shí)間：2015年地點(diǎn)：803實(shí)驗(yàn)室學(xué)生姓名：趙佳夢(mèng)學(xué)號(hào)：2012117282實(shí)驗(yàn)名稱：設(shè)計(jì)一個(gè)17分頻器1、實(shí)驗(yàn)步驟創(chuàng)建工程、創(chuàng)建文件、編譯工程、觀察RTL視圖、仿真2、VerilogHDL代碼modulediv_17(clk,out);inputclk;outputwireout;裝regout1,out2;reg4:0temp1;reg4:0temp2;assignout=out1|out2;訂always(posed

21、geclk)beginif(temp14d9)temp1=temp1+1;線elsebegintemp1=0;out1=out1;endendalways(negedgeclk)beginif(temp24d9)temp2=temp2+1;elsebegintemp2=0;out2=out2;endendendmodule3、RTL視圖4、仿真結(jié)果實(shí)驗(yàn)名稱：第四部分：ModuleSim基礎(chǔ)仿真實(shí)驗(yàn)實(shí)驗(yàn)?zāi)康模壕帉懸粋€(gè)測(cè)試文件實(shí)驗(yàn)時(shí)間：2015年地點(diǎn)：803實(shí)驗(yàn)室學(xué)生姓名：趙佳夢(mèng)學(xué)號(hào)：2012117282實(shí)驗(yàn)名稱：對(duì)1位全加器的仿真1、實(shí)驗(yàn)步驟創(chuàng)建工程、創(chuàng)建文件、編譯工程、觀察RTL視圖、仿真2、

22、VerilogHDL代碼modulefull_add(a,b,cin,sum,cout);inputa,b,cin;outputsum,cout;裝assignsum=aAbAcin;assigncout=(a&b)|(b&cin)|(cin&a);endmodule3、軟件測(cè)試代碼訂timescale1ns/1nsmodulefull_add_tb;rega,b,cin;wiresum,cout;線parameterdelay=100;full_addu1(a,b,cin,sum,cout);initialbegina=0;b=0;cin=0;# delaya=1;b=0;cin=0;# d

23、elaya=0;b=1;cin=0;# delaya=1;b=1;cin=0;# delaya=0;b=0;cin=1;# delaya=1;b=0;cin=1;# delaya=0;b=1;cin=1;#delaya=1;b=1;cin=1;#delay;endendmodule4、仿真結(jié)果Messages/阿，ddJbQ/fu1_add.tbrdn,/fiAjiddJbEjm,阿一addjbfcout實(shí)驗(yàn)名稱：第四部分：ModuleSim基礎(chǔ)仿真實(shí)驗(yàn)實(shí)驗(yàn)?zāi)康模壕帉懸粋€(gè)測(cè)試義件實(shí)驗(yàn)時(shí)間：2015年地點(diǎn)：803實(shí)驗(yàn)室學(xué)生姓名：趙佳夢(mèng)學(xué)號(hào)：2012117282實(shí)驗(yàn)名稱：編寫一個(gè)測(cè)試文件，完成對(duì)四

24、1數(shù)據(jù)選擇器的仿真1、實(shí)驗(yàn)步驟創(chuàng)建工程、創(chuàng)建文件、編譯工程、觀察RTL視圖、仿真2、VerilogHDL代碼modulemux4_1(in0,in1,in2,in3,s0,s1,out);inputs0,s1;inputin0,in1,in2,in3;裝outputout;regout;always(in0,in1,in2,in3,s0,s1)begin訂case(s0,s1)2b00:out=in0;2b01:out=in1;2b10:out=in2;線2b11:out=in3;default:out=1bz;endcaseendendmodule3、軟件測(cè)試代碼timescale1ns/1

25、nsmodulesjxz_t;regs0,s1,in0,in1,in2,in3;mux4_1u1(in0,in1,in2,in3,s0,s1,out);initialbegin#100in0=1;in1=1;in2=1;in3=1;s0=0;s1=0;#100in0=1;in1=1;in2=1;in3=1;s0=1;s1=0;#100in0=1;in1=1;in2=1;in3=1;s0=0;s1=1;#100in0=1;in1=1;in2=1;in3=1;s0=1;s1=1;endendmodule4、仿真結(jié)果實(shí)驗(yàn)名稱：第四部分：ModuleSim基礎(chǔ)仿真實(shí)驗(yàn)實(shí)驗(yàn)?zāi)康模壕帉懸粋€(gè)測(cè)試文件實(shí)驗(yàn)時(shí)間

26、：2015年地點(diǎn)：803實(shí)驗(yàn)室學(xué)生姓名：趙佳夢(mèng)學(xué)號(hào)：2012117282實(shí)驗(yàn)名稱：編寫一個(gè)測(cè)試文件，完成對(duì)模60計(jì)數(shù)器的仿真1、實(shí)驗(yàn)步驟創(chuàng)建工程、創(chuàng)建文件、編譯工程、觀察RTL視圖、仿真2、VerilogHDL代碼modulem_60(clk,load,reset,a,cnt,cout);inputclk,load,reset;input5:0a;outputcout;output5:0cnt;reg5:0cnt;regcout;always(posedgeclkornegedgereset)beginif(!reset)cnt=6b00_0000;elseif(load)cnt=a;else

27、beginif(cnt6d59)begincnt=cnt+1;cout=0;endelsebegincout=1;cnt=6b00_0000;endendendendmodule3、軟件測(cè)試代碼timescale1ns/1nsmodulesjxz_t;regs0,s1,in0,in1,in2,in3;mux4_1u1(in0,in1,in2,in3,s0,s1,out);initialbegin#100in0=1;in1=1;in2=1;in3=1;s0=0;s1=0;#100in0=1;in1=1;in2=1;in3=1;s0=1;s1=0;#100in0=1;in1=1;in2=1;in3

28、=1;s0=0;s1=1;#100in0=1;in1=1;in2=1;in3=1;s0=1;s1=1;endendmodule4、仿真結(jié)果實(shí)驗(yàn)名稱：第四部分：ModuleSim基礎(chǔ)仿真實(shí)驗(yàn)實(shí)驗(yàn)?zāi)康模壕帉懸粋€(gè)測(cè)試文件實(shí)驗(yàn)時(shí)間：2015年地點(diǎn)：803實(shí)驗(yàn)室學(xué)生姓名：趙佳夢(mèng)學(xué)號(hào)：2012117282實(shí)驗(yàn)名稱：編寫一個(gè)測(cè)試文件，完成對(duì)模60BCD碼計(jì)數(shù)器的仿真1、實(shí)驗(yàn)步驟創(chuàng)建工程、創(chuàng)建文件、編譯工程、觀察RTL視圖、仿真2、VerilogHDL代碼modulebcdm_60(clk,qout,a,reset,load);inputclk,reset,load;input7:0a;裝outputreg7

29、:0qout;always(posedgeclkornegedgereset)beginif(!reset)訂qout=8b0000_0000;elseif(load)qout=a;elseif(qout3:09)線qout=qout+1;elseif(qout7:45)beginqout7:4=qout7:4+1;qout3:0=4b0000;endelseqout7:0=8b0000_0000;endendmodule3、軟件測(cè)試代碼timescale1ns/1nsmodulebcdm_60t;regclk,reset,load;reg7:0a;wire7:0qout;parameterd

30、elay=100;integeri;bcdm_60u1(clk,qout,a,reset,load);initialbeginclk=0;reset=0;#delayclk=clk;reset=1;#delayclk=clk;reset=0;#delayclk=clk;reset=0;#delayclk=clk;reset=1;for(i=0;i200;i=i+1)#delayclk=clk;#delay;endendmodule4、仿真結(jié)果UjIDMUim實(shí)驗(yàn)名稱：第四部分：ModuleSim基礎(chǔ)仿真實(shí)驗(yàn)實(shí)驗(yàn)?zāi)康模壕帉懸粋€(gè)測(cè)試文件實(shí)驗(yàn)時(shí)間：2015年地點(diǎn)：803實(shí)驗(yàn)室學(xué)生姓名：趙佳夢(mèng)學(xué)號(hào)：2

31、012117282實(shí)驗(yàn)名稱：編寫一個(gè)測(cè)試文件，完成對(duì)加4bit減計(jì)數(shù)器的仿真1、實(shí)驗(yàn)步驟創(chuàng)建工程、創(chuàng)建文件、編譯工程、觀察RTL視圖、仿真2、VerilogHDL代碼moduleadd_sub(ina,inb,sum1,sum2);input3:0ina;input3:0inb;裝output4:0sum1;output4:0sum2;reg4:0sum1;reg4:0sum2;訂always(ina,inb)beginsum1=ina-inb;線sum2=ina+inb;endendmodule3、軟件測(cè)試代碼timescale1ns/1nsmoduleadd_4t;reg3:0ina,in

32、b;wire4:0sum1,sum2;parameterdelay=100;add_subu1(ina,inb,sum1,sum2);initialbegin# delayina=6;inb=3;# delayina=9;inb=2;# delayina=4;inb=1;# delayina=10;inb=12;# delay;endendmodule4、仿真結(jié)果J-.yB-JD-JD-J實(shí)驗(yàn)名稱：第四部分：ModuleSim基礎(chǔ)仿真實(shí)驗(yàn)實(shí)驗(yàn)?zāi)康模壕帉懸粋€(gè)測(cè)試文件實(shí)驗(yàn)時(shí)間：2015年地點(diǎn)：803實(shí)驗(yàn)室學(xué)生姓名：趙佳夢(mèng)學(xué)號(hào)：2012117282實(shí)驗(yàn)名稱：編寫一個(gè)測(cè)試文件，完成對(duì)分頻器的仿真1、實(shí)驗(yàn)步驟創(chuàng)建工程、創(chuàng)建文件、編譯工程、觀察RTL視圖、仿真2、VerilogHDL代碼modulefdiv1(clk_in,clk_14,cnt);inputclk_in;outputregclk_14;outputreg2:0cnt;initialclk_14=0;always(posedgeclk_in)beginif(cnt6)cnt=cnt+4b0001;elsebegincnt=4b0000;clk_14f軾|T1flI實(shí)驗(yàn)名稱：第五部分：阻塞式賦值與非阻塞式賦值實(shí)驗(yàn)?zāi)康模?/p>