基于VHDL電子日歷的設(shè)計(jì)說(shuō)明

1、 PAGE22 / NUMPAGES22科技大學(xué)課 程 設(shè) 計(jì) 說(shuō) 明 書課程名稱EDA技術(shù)與應(yīng)用 題 目電子日歷 學(xué) 院 車輛與動(dòng)力工程學(xué)院 班 級(jí) 農(nóng)業(yè)電氣化與自動(dòng)化101班 學(xué)生 天保 指導(dǎo)教師羅四倍 日 期 2013年7月10日 電子日歷 摘要本設(shè)計(jì)為實(shí)現(xiàn)一個(gè)多功能的電子日歷，具有年、月、日、星期計(jì)時(shí)并顯示的功能；并且具有校對(duì)功能，能夠?qū)Τ跏嫉臅r(shí)間進(jìn)行人為的設(shè)定。本設(shè)計(jì)采用EDA技術(shù)，以硬件描述語(yǔ)言VHDL為系統(tǒng)邏輯描述手段設(shè)計(jì)具有電子日歷功能的硬件電路，在QuartusII軟件設(shè)計(jì)環(huán)境下，采用自頂向下的設(shè)計(jì)思路，分別對(duì)各個(gè)基礎(chǔ)模塊進(jìn)行創(chuàng)建，通過(guò)各個(gè)基礎(chǔ)模塊的組合和連接來(lái)構(gòu)建上層原理圖

2、，完成基于VHDL電子日歷地設(shè)計(jì)。 系統(tǒng)目標(biāo)芯片采用EP1K30TC144-3，由時(shí)鐘模塊、控制模塊、計(jì)時(shí)模塊、數(shù)據(jù)譯碼模塊、顯示模塊組成。經(jīng)編譯和仿真所設(shè)計(jì)的程序，在可編程邏輯器件上下載驗(yàn)證，將硬件編寫程序下載到試驗(yàn)箱上進(jìn)行功能驗(yàn)證。本系統(tǒng)能夠完成年、月、日、星期的顯示，由按鍵輸入進(jìn)行電子日歷的校時(shí)功能。關(guān)鍵詞：EDA、電子日歷、VHDL、QuartusII目錄TOC o 1-3 h u HYPERLINK l _Toc21539 第一章 緒論 PAGEREF _Toc21539 1 HYPERLINK l _Toc21685 1.1 EDA技術(shù) PAGEREF _Toc21685 1 HY

3、PERLINK l _Toc2172 1.2 QuartusII的使用 PAGEREF _Toc2172 1 HYPERLINK l _Toc2850 1.3 模塊化設(shè)計(jì) PAGEREF _Toc2850 1 HYPERLINK l _Toc11763 1.4 分析、解決問(wèn)題 PAGEREF _Toc11763 1 HYPERLINK l _Toc30499 第二章 總體設(shè)計(jì) PAGEREF _Toc30499 2 HYPERLINK l _Toc12501 2.1設(shè)計(jì)容 PAGEREF _Toc12501 2 HYPERLINK l _Toc1386 2.2設(shè)計(jì)說(shuō)明 PAGEREF _Toc

4、1386 2 HYPERLINK l _Toc32347 2.3設(shè)計(jì)報(bào)告要求 PAGEREF _Toc32347 3 HYPERLINK l _Toc31853 第三章 設(shè)計(jì)原理 PAGEREF _Toc31853 4 HYPERLINK l _Toc8378 3.1設(shè)計(jì)思想 PAGEREF _Toc8378 4 HYPERLINK l _Toc3259 3.2設(shè)計(jì)原理圖 PAGEREF _Toc3259 4 HYPERLINK l _Toc24750 3.3工作過(guò)程 PAGEREF _Toc24750 5 HYPERLINK l _Toc29924 第四章 設(shè)計(jì)結(jié)果 PAGEREF _Toc

5、29924 6 HYPERLINK l _Toc16448 4.1VHDL程序與仿真 PAGEREF _Toc16448 6 HYPERLINK l _Toc23967 4.1.1秒與分模塊 PAGEREF _Toc23967 6 HYPERLINK l _Toc219 4.1.2小時(shí)模塊 PAGEREF _Toc219 7 HYPERLINK l _Toc30735 4.1.3星期模塊 PAGEREF _Toc30735 8 HYPERLINK l _Toc14060 4.1.4日模塊 PAGEREF _Toc14060 9 HYPERLINK l _Toc30557 4.1.4月模塊 PA

6、GEREF _Toc30557 10 HYPERLINK l _Toc16287 4.1.5年低兩位模塊 PAGEREF _Toc16287 12 HYPERLINK l _Toc2053 4.1.6校時(shí)模塊 PAGEREF _Toc2053 14 HYPERLINK l _Toc20863 4.1.7顯示模式模塊 PAGEREF _Toc20863 17 HYPERLINK l _Toc14971 4.2頂層設(shè)計(jì)與仿真 PAGEREF _Toc14971 17 HYPERLINK l _Toc26361 4.3實(shí)驗(yàn)小結(jié) PAGEREF _Toc26361 18 HYPERLINK l _To

7、c17435 第五章 參考文獻(xiàn) PAGEREF _Toc17435 19第一章 緒論1.1 EDA技術(shù)EDA（Electronic Design Automation），即電子設(shè)計(jì)自動(dòng)化，是指利用計(jì)算機(jī)完成電子系統(tǒng)的設(shè)計(jì)。它的主要特征與核心是“自頂向下”的設(shè)計(jì)方法，這種設(shè)計(jì)方法首先從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行功能方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)。在方框圖一級(jí)進(jìn)行仿真、糾錯(cuò)，并用硬件描述語(yǔ)言對(duì)高層次的系統(tǒng)行為進(jìn)行描述，在系統(tǒng)一級(jí)進(jìn)行驗(yàn)證。然后用綜合優(yōu)化工具生成具體門電路的網(wǎng)表。由于設(shè)計(jì)的主要仿真和調(diào)試過(guò)程是在高層次上完成的，這不僅有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計(jì)上的錯(cuò)誤，避免設(shè)計(jì)工作的浪費(fèi)，而且也減少了邏輯功能仿真的

8、工作量，提高了設(shè)計(jì)的一次成功率。1.2 QuartusII的使用 通過(guò)實(shí)驗(yàn)，熟悉并掌握QuartusII軟件的使用，熟悉該軟件工具的環(huán)境。除了學(xué)習(xí)利用VHDL語(yǔ)言編寫程序?qū)崿F(xiàn)硬件電路以外，還要熟練的使用原理圖輸入的方法進(jìn)行硬件設(shè)計(jì)，具體是對(duì)每個(gè)模塊形成一個(gè)功能元件，通過(guò)元件的連接來(lái)實(shí)現(xiàn)系統(tǒng)的功能，而不是通過(guò)VHDL語(yǔ)言的元件例化程序來(lái)完成，不僅提高了效率，而且思想原理也更加的清晰。1.3 模塊化設(shè)計(jì)掌握年、月、日、時(shí)、分、秒以與控制部分的各功能模塊程序設(shè)計(jì)的原理，進(jìn)而理解電子日歷的設(shè)計(jì)原理，學(xué)習(xí)并理解模塊化設(shè)計(jì)的方法與思想。用VHDL語(yǔ)言編寫各模塊程序，進(jìn)一步了解和掌握各個(gè)程序語(yǔ)言，知道編程中

9、的注意事項(xiàng)，提高編程的熟練程度。1.4 分析、解決問(wèn)題通過(guò)本實(shí)驗(yàn)設(shè)計(jì)，理論聯(lián)系實(shí)際，鞏固所學(xué)理論知識(shí)，并且提高自己通過(guò)所學(xué)理論分析、解決實(shí)際問(wèn)題的能力。進(jìn)一步加深對(duì)VHDL設(shè)計(jì)的了解與認(rèn)識(shí)，體會(huì)EDA的巨大作用，了解進(jìn)行硬件系統(tǒng)設(shè)計(jì)的整個(gè)流程，對(duì)生活工作中的電氣設(shè)備有了更深一層次的了解，對(duì)電氣工程專業(yè)有了更多興趣?？傮w設(shè)計(jì)2.1設(shè)計(jì)容設(shè)計(jì)具有如下功能的電子日歷：1）能進(jìn)行正常的年、月、日、星期計(jì)時(shí)和顯示功能。2）能利用實(shí)驗(yàn)系統(tǒng)上的按鍵實(shí)現(xiàn)年、月、日和星期的校對(duì)功能。3）用層次化設(shè)計(jì)方法設(shè)計(jì)該電路，編寫各個(gè)功能模塊的程序。4）仿真報(bào)時(shí)功能，通過(guò)觀察有關(guān)波形確認(rèn)電路設(shè)計(jì)是否正確。5）完成電路設(shè)計(jì)后

10、，用實(shí)驗(yàn)系統(tǒng)下載驗(yàn)證設(shè)計(jì)的正確性。2.2設(shè)計(jì)說(shuō)明年、月、日和星期的顯示格式如圖2所示。年（高位） 年（低位） 月 日 星期圖2-1電子日歷顯示格式2.3設(shè)計(jì)報(bào)告要求1）分析系統(tǒng)的工作原理。 2）畫出頂層原理圖，寫出頂層文件源程序。3）寫出各功能模塊的源程序。4）仿真各功能模塊，畫出仿真波形。5）書寫實(shí)驗(yàn)報(bào)告應(yīng)結(jié)構(gòu)合理，層次分明。第三章 設(shè)計(jì)原理3.1設(shè)計(jì)思想按照模塊化的設(shè)計(jì)思想，要實(shí)現(xiàn)電子日歷的基礎(chǔ)功能，必定要包含年、月、日和星期的功能模塊，其中，日用三十進(jìn)制計(jì)數(shù)器來(lái)實(shí)現(xiàn)，月用十二進(jìn)制計(jì)數(shù)器來(lái)實(shí)現(xiàn)，年的低兩位和高兩位都是一百進(jìn)制計(jì)數(shù)器，同時(shí)每個(gè)計(jì)數(shù)器都有顯示輸出端和進(jìn)位輸出端，同時(shí)低級(jí)別（如日

11、）的進(jìn)位輸出要給較高級(jí)別（如月）的時(shí)鐘輸入端，以此類推，采用串行工作方式進(jìn)行連接。從而完成了基礎(chǔ)的計(jì)時(shí)和顯示的功能。再按照由基礎(chǔ)功能到增強(qiáng)功能的設(shè)計(jì)思路，要實(shí)現(xiàn)校時(shí)功能，要在之前電路的基礎(chǔ)之上增加一個(gè)校時(shí)控制模塊，增加兩個(gè)按鍵來(lái)實(shí)現(xiàn)控制，按鍵1來(lái)選擇校對(duì)哪一個(gè)模塊，按鍵2選擇校對(duì)到何值檢測(cè)到按鍵2的一個(gè)上升沿，對(duì)應(yīng)的計(jì)數(shù)器加1。3.2設(shè)計(jì)原理圖電子日歷時(shí)分秒部分的原理圖如下圖所示，年月日部分與之同理，通過(guò)控制可以進(jìn)行切換。譯碼驅(qū)動(dòng)譯碼驅(qū)動(dòng)譯碼驅(qū)動(dòng)譯碼驅(qū)動(dòng)譯碼驅(qū)動(dòng)譯碼驅(qū)動(dòng)年十位計(jì)數(shù)年個(gè)位計(jì)數(shù)月十位計(jì)數(shù)月個(gè)位計(jì)數(shù)日十位計(jì)數(shù)日個(gè)位計(jì)數(shù)校年控制電路校月控制電路分頻器電路分頻器電路晶體振蕩器電路圖3-1

12、電子日歷實(shí)驗(yàn)原理圖原理圖說(shuō)明： K1鍵是選擇電子日歷工作的模式，K2鍵提供上升沿（時(shí)鐘功能）來(lái)使各計(jì)數(shù)模塊加一，從而實(shí)現(xiàn)校時(shí)的功能。 模式0：正常計(jì)時(shí)顯示 -K1不按 模式1：調(diào)整星期增加 -K1按下一次 模式2：調(diào)整日增加 - K1按下兩次 模式3：調(diào)整月增加 - K1按下三次 模式4：調(diào)整年增加 - K1按下四次 CLK是外部1Hz輸入時(shí)鐘，作為秒的時(shí)鐘輸入，驅(qū)動(dòng)整個(gè)電子日歷工作運(yùn)行。3.3工作過(guò)程 當(dāng)1Hz時(shí)鐘信號(hào)從CLK輸入端輸入時(shí)，K1沒(méi)有按下時(shí)，系統(tǒng)從零開(kāi)始處于正常的計(jì)時(shí)模式，并顯示。低位計(jì)滿歸零并且向高位進(jìn)1。如果此時(shí)按一下按鍵1，那么電子日歷停止計(jì)時(shí)，工作于模式1，再通過(guò)按鍵2

13、對(duì)分進(jìn)行校時(shí)，通過(guò)同樣的方法可以對(duì)時(shí)、日、月、年進(jìn)行校時(shí)。當(dāng)校時(shí)完畢，需要電子日歷重新計(jì)時(shí)工作時(shí)，通過(guò)按下鍵1使系統(tǒng)工作與正常計(jì)時(shí)模式。第四章 設(shè)計(jì)結(jié)果4.1VHDL程序與仿真4.1.1秒與分模塊秒與分模塊為六十進(jìn)制的計(jì)數(shù)器源程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT60 ISPORT(CLK:IN STD_LOGIC;Q1,Q2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT:OUT STD_LOGIC);END CNT60;ARCHI

14、TECTURE ONE OF CNT60 ISSIGNAL Q11,Q22:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(CLK)BEGINIF CLKEVENT AND CLK=1 THENQ11=Q11+1;IF Q11=9 THEN Q110);Q22=Q22+1;END IF;IF Q22=5 AND Q11=9 THEN Q22=0000;Q11=0000;COUT=1;ELSE COUT=0;END IF;END IF;END PROCESS;Q1=Q11;Q2=Q22;END;仿真結(jié)果：圖4-1 60進(jìn)制計(jì)數(shù)器仿真圖如上圖所示當(dāng)Q1、Q2計(jì)滿

15、60時(shí)，Q1、Q2都?xì)w零同時(shí)有一個(gè)進(jìn)位輸出脈沖，完成了六十進(jìn)制計(jì)數(shù)器的功能，設(shè)計(jì)正確。4.1.2小時(shí)模塊時(shí)模塊為24進(jìn)制計(jì)數(shù)器。源程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT24 ISPORT(CLK:IN STD_LOGIC; Q1,Q2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT:OUT STD_LOGIC);END CNT24;ARCHITECTURE ONE OF CNT24 ISSIGNAL Q11,Q22:STD_LOGIC

16、_VECTOR(3 DOWNTO 0);BEGINPROCESS(CLK)BEGINIF CLKEVENT AND CLK=1 THENQ11=Q11+1;IF Q11=9 THEN Q110);Q22=Q22+1;END IF;IF Q22=2 AND Q11=3 THEN Q22=0000;Q11=0000;COUT=1;ELSE COUT=0;END IF;END IF;END PROCESS;Q1=Q11;Q2=Q22;END;仿真結(jié)果：圖4-2 24進(jìn)制計(jì)數(shù)器仿真圖如上圖所示當(dāng)Q1、Q2計(jì)滿24時(shí)，Q1、Q2都?xì)w零同時(shí)有一個(gè)進(jìn)位輸出脈沖，完成了二十四進(jìn)制計(jì)數(shù)器的功能，設(shè)計(jì)正確。4.1

17、.3星期模塊星期模塊為“7進(jìn)制”的計(jì)數(shù)器源程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY WEEK ISPORT(CLK:IN STD_LOGIC; W:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT:OUT STD_LOGIC);END WEEK;ARCHITECTURE ONE OF WEEK ISSIGNAL Q11:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(CLK)BEGINIF CLKEVENT A

18、ND CLK=1 THENQ11=Q11+1;IF Q11=7 THEN Q11=0001; END IF; END IF; END PROCESS;W=Q11;END;仿真結(jié)果：圖4-3 7進(jìn)制計(jì)數(shù)器仿真圖如上圖所示當(dāng)W計(jì)滿7時(shí)，歸1,完成了“七進(jìn)制”計(jì)數(shù)器的功能，設(shè)計(jì)正確。4.1.4日模塊日模塊原本有四種情況，大月為31進(jìn)制計(jì)數(shù)器，小月為30進(jìn)制計(jì)數(shù)器，平年二月為28進(jìn)制計(jì)數(shù)器，閏年二月為29進(jìn)制計(jì)數(shù)器。本文簡(jiǎn)化處理，統(tǒng)一記為30天。日模塊為30進(jìn)制計(jì)數(shù)器。源程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNS

19、IGNED.ALL;ENTITY DAY ISPORT( CLK :IN STD_LOGIC; CQ1 :OUT STD_LOGIC_VECTOR (3 DOWNTO 0); CQ2 :OUT STD_LOGIC_VECTOR (3 DOWNTO 0); COUT :OUT STD_LOGIC);END;ARCHITECTURE ONE OF DAY ISSIGNAL CQ3,CQ4:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(CLK)BEGINIF CLKEVENT AND CLK=1 THEN -上升沿CQ3=CQ3+1;IF CQ3=9 THEN

20、CQ30);CQ4=CQ4+1; END IF; IF CQ4=3 AND CQ3=0 THEN CQ4=0000;CQ3=0001;COUT=1; ELSE COUT=0; END IF; END IFEND PROCESS;CQ1=CQ3; CQ2=CQ4;END;仿真結(jié)果：圖4-4 30進(jìn)制計(jì)數(shù)器仿真圖如圖所示，仿真結(jié)果與設(shè)計(jì)要求一致，日模塊的設(shè)計(jì)正確4.1.4月模塊月模塊為12進(jìn)制計(jì)數(shù)器源程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY MONTH ISport(clk

21、:IN STD_LOGIC; cout :OUT STD_LOGIC; cq1,cq2 :OUT STD_LOGIC_VECTOR(3 DOWNTO 0); END ;ARCHITECTURE behav OF MONTH ISsignal cq3,cq4: STD_LOGIC_VECTOR (3 DOWNTO 0);BEGINPROCESS(clk)BEGINIF clkEVENT and clk=1 THEN cq3=cq3+1;IF cq3=9 THEN cq4=cq4+1;cq3=0000; END IF;IF cq3=2 and cq4=1 THEN cq3=0001;cq4=000

22、0;cout=1;ELSE cout=0;END IF;END IF; END PROCESS; -十二進(jìn)制計(jì)數(shù)器 cq1=cq3; cq2=cq4;END;仿真結(jié)果：圖4-5月模塊仿真圖如圖所示月模塊為12進(jìn)制計(jì)數(shù)器，合設(shè)計(jì)要求，模塊的設(shè)計(jì)正確。4.1.5年低兩位模塊年的高兩位和低兩位都為一百進(jìn)制計(jì)數(shù)器，功能基本一樣源程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY YEAR ISPORT(CLK:IN STD_LOGIC;Y1,Y2:OUT STD_LOGIC_VECTOR(

23、3 DOWNTO 0););END YEAR;ARCHITECTURE ONE OF YEAR ISSIGNAL Q1,Q2:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(CLK)BEGINIF CLKEVENT AND CLK=1 THEN Q1=Q1+1;IF Q1=9 THEN Q10);Q2=Q2+1;END IF;IF Q2=9 AND Q1=9 THEN Q2=0000;Q1=0000;COUT=1;ELSE COUT=0;END IF;END IF;END PROCESS;Y1=Q1;Y2=Q2;END;圖4-6 年低兩位模塊仿真圖4.1.5

24、年高兩位模塊源程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY YEAR ISPORT(CLK:IN STD_LOGIC;Y3,Y4:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT:OUT STD_LOGIC);END YEAR;ARCHITECTURE ONE OF YEAR ISSIGNAL Q11,Q22:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(CLK)BEGINIF CLKEVENT AND CLK=

25、1 THENQ11=Q11+1;IF Q11=9 THEN Q110);Q22=Q22+1;END IF;IF Q22=9 AND Q11=9 THEN Q22=0000;Q11=0000;COUT=1;ELSE COUT=0;END IF;END IF;END PROCESS;Y3=Q11;Y4=Q22;END;仿真結(jié)果：圖 4-7高兩位年模塊仿真圖如圖所示，高兩位年模塊為100進(jìn)制計(jì)數(shù)器符合設(shè)計(jì)的要求，設(shè)計(jì)正確。4.1.6校時(shí)模塊如原理圖的說(shuō)明部分所述，校時(shí)模塊進(jìn)行工作模式的選擇，輸入端設(shè)有控制按鍵K1，K2。K1進(jìn)行模式的選擇，K2的功能如同手動(dòng)時(shí)鐘脈沖，進(jìn)行調(diào)時(shí)設(shè)置。源程序：LIBRA

26、RY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY JIAODUI IS PORT(K1,K2:IN STD_LOGIC; WI,DI,MI,YLI,YHI:IN STD_LOGIC; WO,DO,MO,YLO,YHO:OUT STD_LOGIC);END JIAODUI;ARCHITECTURE BEHAV OF JIAODUI ISSIGNAL A: STD_LOGIC_VECTOR (3 DOWNTO 0); BEGIN PROCESS(K1,K2) BEGIN IF K1EVENT AND

27、 K1=1 THEN A=A+1; IF A=5 THEN AWO=WI;DO=DI;MO=MI;YLO=YLI;YHOWO=K2;DO=0;MO=0;YLO=0;YHOWO=0;DO=K2;MO=0;YLO=0;YHOWO=0;DO=0;MO=K2;YLO=0;YHOWO=0;DO=0;MO=0;YLO=K2;YHOWO=0;DO=0;MO=0;YLO=0;YHONULL;END CASE; END PROCESS;END;仿真結(jié)果：圖4-8 K1按下一次與兩次，K2校正星期與日?qǐng)D4-9 K1按下三次，K2校正月圖4-10 K1按下四次，K2校正年低兩位圖4-11 K1按下五次，K2校正年高兩位圖4-12 K1按下六次恢復(fù)正常如圖，按鍵K1，K2能夠完成電子日歷工作模式的選擇與調(diào)時(shí)校對(duì)的功能，滿足系統(tǒng)的設(shè)計(jì)要求，設(shè)計(jì)正確。4.1.7顯示模式模塊源程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CONTROL ISPORT(WL,WH,DL,DH,ML,MH,YL,YH,Y1L,Y1H:INSTD_LOGIC_VECT