ASICDesign2復(fù)旦大學(xué)專用集成電路-第二章ASIC設(shè)計(jì)流程和方法-課件

第二章ASIC設(shè)計(jì)流程和方法2.4設(shè)計(jì)策略2.4.1概述設(shè)計(jì)參數(shù)電路性能，包括功能、速度，功耗和應(yīng)用特性芯片尺寸電路的可測(cè)性及測(cè)試碼生成的難易性;設(shè)計(jì)周期成功率(TimetoMarket)經(jīng)濟(jì)性(Profit)設(shè)計(jì)效率(Efficiency)1ppt課件第二章ASIC設(shè)計(jì)流程和方法2.4.2

結(jié)構(gòu)設(shè)計(jì)層次設(shè)計(jì)從高層到低層從抽象到具體利于多人同時(shí)設(shè)計(jì)使設(shè)計(jì)思想清晰,設(shè)計(jì)工作簡(jiǎn)化規(guī)則設(shè)計(jì)使一個(gè)電路系統(tǒng)變成大量不同的子模塊盡可能地將電路劃分成一組相同或相似的模塊,盡可能采用規(guī)劃性結(jié)構(gòu)的設(shè)計(jì)，達(dá)到簡(jiǎn)化設(shè)計(jì)的目的。適用于設(shè)計(jì)的各個(gè)階段和層次2ppt課件規(guī)則性在電路級(jí)的體現(xiàn);用倒相器和三態(tài)緩沖器構(gòu)成的單元電路3ppt課件第二章ASIC設(shè)計(jì)流程和方法2.4.3

設(shè)計(jì)協(xié)調(diào)模塊信號(hào)的標(biāo)準(zhǔn)化信號(hào)輸入的驅(qū)動(dòng)輸入信號(hào)的寄存輸出信號(hào)的寄存模塊間的連接關(guān)系串接結(jié)構(gòu)迭代結(jié)構(gòu)條件選擇4ppt課件第二章ASIC設(shè)計(jì)流程和方法2.4.4模塊定時(shí)采用公共時(shí)鐘(同步時(shí)序)結(jié)構(gòu)清晰較易驗(yàn)證可測(cè)性好關(guān)鍵路徑5ppt課件6ppt課件第二章ASIC設(shè)計(jì)流程和方法2.5綜合方法2.5.1概述對(duì)芯片高性能,高密度,高可靠性,設(shè)計(jì)周期的要求包含三個(gè)層次行為綜合邏輯綜合版圖綜合7ppt課件8ppt課件9ppt課件10ppt課件第二章ASIC設(shè)計(jì)流程和方法2.5.3邏輯綜合和邏輯優(yōu)化綜合過(guò)程是將VHDL描述轉(zhuǎn)換成非優(yōu)化約布爾等式的描述，也就是門級(jí)描述，讀轉(zhuǎn)換過(guò)程是綜合軟件自動(dòng)完成的，其過(guò)程不受用戶控制。RTL級(jí)描述---一般使用HDL硬件描述語(yǔ)言，從描述語(yǔ)句和結(jié)構(gòu)特征來(lái)分析可歸納為以下幾種情況:使用ifthen-else和case語(yǔ)句來(lái)控制流程;反復(fù)迭代層次字寬、位向量和位場(chǎng)串行和并行操作算術(shù)、邏輯運(yùn)算和比較操作寄存器的規(guī)定和分配。11ppt課件ENTITYcounterISPORT(clk:INSTD_LOGIC;rs:INSTDJLOGIC;count_out:OUTSTD_LOGIC_VECTOR(0TO2)ENDcounter;ARCHITECTUREbehavOFcounterISsignalnext_count:STD_LOGIC_VECTOR(2DOWNTO0)BEGINIFrs='0'THENcount_out<="000";ELSEIFrs='1'ANDprisig(clk)THENCASEcount_out(0TO2)ISWHEN"000"=>next_count<="001";WHEN"001"=>next_count<="O11";WHEN"011"=>next_count<="111";WHEN"111"=>next_count<="110";WHEN"110"=>next_count<="100";WHEN"100"=>next_count<="000";ENDCASE;

count_out<=next_countAFTER10ns;ENDIF;ENDPROCESS;ENDbehav;六位約翰遜計(jì)數(shù)器VHDL描述12ppt課件第二章ASIC設(shè)計(jì)流程和方法約束條件(Constrain)---芯片面積(Area),延時(shí)(Delay),功耗(PowerConsumption)和可測(cè)性(Testbility)等屬性描述---規(guī)定電路的負(fù)載數(shù)或驅(qū)動(dòng)能力(Load),輸入信號(hào)定時(shí)(Timing),實(shí)際上也是Constrain.綜合庫(kù)(SynthesisLibrary)--包含可綜合單元的全部信息--邏輯功能(Function),定時(shí)關(guān)系(Timing),輸入的負(fù)載數(shù)(Capacitance),輸出扇出數(shù)(Load),單元的面積(Area)13ppt課件LIBRARY(ABC){CELL(and2){area:5pin(al,a2){direction:input;capacitance:1;pin(ol){direction:"al*a2";timing(){intrinsic_rise:0.37;

intrinsic_fall:0.56;rise_resistance:0.1234;fall_resistance:0.4567;ralated_pin:"al,a2";}}}}兩輸入端與非門的綜合庫(kù)描述14ppt課件第二章ASIC設(shè)計(jì)流程和方法邏輯優(yōu)化---在給定綜合庫(kù)的情況下，對(duì)于邏輯描述所形成的門電路網(wǎng)絡(luò)進(jìn)行優(yōu)化，優(yōu)化的目標(biāo)是根據(jù)電路速度和面積等約束條件進(jìn)行協(xié)調(diào)，簡(jiǎn)化和改善電路的邏輯設(shè)計(jì)優(yōu)化過(guò)程分兩個(gè)階段進(jìn)行，它們是:與工藝無(wú)關(guān)的邏輯優(yōu)化階段:運(yùn)用代數(shù)和布爾代數(shù)技術(shù)對(duì)電路進(jìn)行優(yōu)化(運(yùn)用兩極極小化過(guò)程)結(jié)合綜合庫(kù)，與目標(biāo)工藝對(duì)照階段:根據(jù)制造工藝的要求，將已筒化的邏輯描述轉(zhuǎn)換成綜合庫(kù)耍求的表達(dá)形式，也就是用相應(yīng)的單元符號(hào)，包括標(biāo)準(zhǔn)單元或FPGA元件符號(hào)以及其它物理實(shí)現(xiàn)的邏輯符號(hào)替代已簡(jiǎn)化的描述15ppt課件第二章ASIC設(shè)計(jì)流程和方法門級(jí)映射(Mapping)及門級(jí)網(wǎng)表---利用綜合庫(kù)單元的邏輯功能及定時(shí)信息，進(jìn)行門級(jí)映射并產(chǎn)生門級(jí)網(wǎng)表。該網(wǎng)表是邏輯綜合和優(yōu)化的結(jié)果，是電路面積和速?gòu)U目標(biāo)的體現(xiàn).門級(jí)映射過(guò)程是根據(jù)優(yōu)化的布爾描述,綜本庫(kù)以及用戶的約束條件，得到一個(gè)以綜合庫(kù)單元為基礎(chǔ)的優(yōu)化網(wǎng)表，該綜合庫(kù)單元是與物理實(shí)現(xiàn)的工藝參數(shù)緊密結(jié)合的16ppt課件第二章ASIC設(shè)計(jì)流程和方法EDA市場(chǎng)上著名的邏輯綜合軟件有Synopsys軟件和Ambit軟件，作為邏輯綜合軟件應(yīng)諒具有以下功能:支持RTL級(jí)VHDL或VerilogHDL,這是最低限度的要求能支持多種目標(biāo)工藝，例如多種CMOS工藝、FPGA或其它實(shí)現(xiàn)工藝具有自動(dòng)掃描插入能力滿足ATPG(測(cè)試碼自動(dòng)生成)集成的要求支持對(duì)超大規(guī)模ASlC進(jìn)行自動(dòng)布局布線的集成要求除了邏輯綜合以外還有測(cè)試綜合軟件，這是運(yùn)用編譯的方法，使邏輯門設(shè)計(jì)產(chǎn)生自動(dòng)測(cè)試鏈，以提高電路測(cè)試覆蓋率的方法，上述第3條功能就是為了測(cè)試綜合而設(shè)置的。17ppt課件第二章ASIC設(shè)計(jì)流程和方法2.5.4版圖綜合--從電路的邏輯結(jié)構(gòu)到集成電路版圖的轉(zhuǎn)換是物理綜合的過(guò)程，也稱為版圖綜合，實(shí)際上就是自動(dòng)布局布線的過(guò)程。按照設(shè)計(jì)流程，邏輯設(shè)計(jì)驗(yàn)證完畢接著就可以進(jìn)行自動(dòng)的版圖設(shè)計(jì)。布局算法--布局是放置版圖模塊的工作，考慮到以后的布線通常是把連接緊密的模塊依次放置，目的是使整個(gè)版圖的面積和電路的工作周期最小，這就是所謂基于Timing的布局。18ppt課件第二章ASIC設(shè)計(jì)流程和方法布局算法--布局是放置版圖模塊的工作，考慮到以后的布線通常是把連接緊密的模塊依次放置，目的是使整個(gè)版圖的面積和電路的工作周期最小，這就是所謂基于Timing的布局。MinCut算法和“熱退火”算法。布線算法--布線是根據(jù)連接網(wǎng)表對(duì)布局后的模塊進(jìn)行連線，布線器的類型分成通道布線、開(kāi)關(guān)箱布線和迷宮(Mage)布線等幾種。19ppt課件第二章ASIC設(shè)計(jì)流程和方法2.5.5硅編譯器---可以將高級(jí)的行為描述轉(zhuǎn)換成低一級(jí)的結(jié)構(gòu)性的功能快，也可變?yōu)楣┠M和生成版圖用的數(shù)據(jù)格式，一旦確定了電路體系結(jié)構(gòu)，硅編譯器就可以提供制造這個(gè)電路所需的版圖。適用于版圖結(jié)構(gòu)規(guī)則的RAM、ROM、PLA和通用的數(shù)據(jù)流等20ppt課件第二章ASIC設(shè)計(jì)流程和方法2.6設(shè)計(jì)驗(yàn)證(DesignVerification)2.6.1概述功能驗(yàn)證(Function)時(shí)序驗(yàn)證(Timing)參數(shù)驗(yàn)證(Parameter)2.6.2模擬(仿真)Simulation模擬軟件是用來(lái)驗(yàn)證和預(yù)測(cè)電路的特性。模擬軟件有許多種，主要的特性是適用范圍、模擬的精度和速度。21ppt課件第二章ASIC設(shè)計(jì)流程和方法電路級(jí)模擬(CircuitSimulation)---電路級(jí)分析也就是晶體管級(jí)分析，可以看作是最詳盡和最精確的模仿真技術(shù)電路分析軟件典型的代表是SPICE和ASTAP,目前作為軟件商品的實(shí)用版本是AVANTI公司的HSPICE程序。分析電路的直流(DC)、交流(AC)和瞬態(tài)特性(Transient)，例如:靜態(tài)工作點(diǎn)分析、直流傳輸特性分析、交流小信號(hào)分析、瞬態(tài)分析以及失真、噪聲和直流靈敏度分析,其特點(diǎn)為:22ppt課件第二章ASIC設(shè)計(jì)流程和方法根據(jù)電路拓?fù)浣Y(jié)構(gòu)，以節(jié)點(diǎn)電壓法為基礎(chǔ)，構(gòu)成描述電路特性的代數(shù)一微分方程組采用數(shù)值積分方式，將描述電路特性的代數(shù)一微分方程轉(zhuǎn)化為非線性代數(shù)方程以牛頓一萊夫森方法為基礎(chǔ)，將非線性代數(shù)方程轉(zhuǎn)化為線性代數(shù)方程采用稀疏矩陣技術(shù)和高斯消元法、LV分解法等方法求解線性代數(shù)方程。仿真時(shí)間通常與Nm成比例，這里N是電路申器件的個(gè)數(shù)，m數(shù)值在1-2之間Model的精度直接影響仿真結(jié)果(目前較多使用的MOSFET型Model---Level28,Level48,BSIM3等)23ppt課件24ppt課件第二章ASIC設(shè)計(jì)流程和方法八十年代后期以松馳法為基礎(chǔ)的第三代電路分析程序，是采用迭代法求解電路方程，其最大的優(yōu)點(diǎn)是能夠有效地利用電路中的休眠特性，大大提高了分析的速度和規(guī)模。商業(yè)化軟件代表Star-sim邏輯模擬--邏輯模擬通常是指門級(jí)(GateLevel)模擬，目的是要驗(yàn)證ASIC門級(jí)邏輯設(shè)計(jì)的正確性功能模擬--驗(yàn)證ASIC邏輯功能的正確性(單位延時(shí)或0延時(shí)時(shí)序模擬--同時(shí)考慮器件延遲和連線延遲的功能模擬故障模擬--故障模擬是為了檢驗(yàn)測(cè)試向量的有效性，為以后的芯片測(cè)試作準(zhǔn)備25ppt課件第二章ASIC設(shè)計(jì)流程和方法邏輯模擬系統(tǒng)26ppt課件第二章ASIC設(shè)計(jì)流程和方法邏輯模擬算法--邏輯模擬算法是根據(jù)輸入激勵(lì)向量和邏輯模型求解電路響應(yīng)的方法,算法還應(yīng)包括在計(jì)算前對(duì)電路各元件進(jìn)行排序以及對(duì)各元件輸出值計(jì)算的方法。模擬算算法應(yīng)遵循的原則---盡量減少計(jì)算的次數(shù)，同時(shí)又保證一定的計(jì)算精度，和出發(fā)點(diǎn)。時(shí)間驅(qū)動(dòng)-首先設(shè)定了時(shí)間步長(zhǎng)，每隔一個(gè)時(shí)間步長(zhǎng)就對(duì)電路中的每個(gè)元件的輸出值計(jì)算一遍。事件驅(qū)動(dòng)--算法能夠跟蹤電路的信號(hào)活動(dòng)，僅對(duì)輸入信號(hào)有變化的元件求值，也就是將模擬時(shí)間分割成離散的時(shí)間間隔，在給定的時(shí)間里僅對(duì)可能引起電路狀態(tài)變化的那些元件進(jìn)行模擬，因此它以做到精確定時(shí)，且具有較高的性能和效率。27ppt課件28ppt課件第二章ASIC設(shè)計(jì)流程和方法模擬結(jié)果分析2進(jìn)制,8進(jìn)制或16進(jìn)制的數(shù)據(jù)文件criolsnuktt000L100H100H波形圖商業(yè)化軟件:CadenceVerilog-XLAldec29ppt課件30ppt課件31ppt課件第二章ASIC設(shè)計(jì)流程和方法32ppt課件第二章ASIC設(shè)計(jì)流程和方法RTL級(jí)模擬RTL級(jí)功能模擬是對(duì)于RTL級(jí)描述進(jìn)行的，電路采用行為描述，激勵(lì)文件也比較簡(jiǎn)潔，而且這些與實(shí)現(xiàn)的邏輯結(jié)構(gòu)無(wú)關(guān)，因此模擬速度快，效率高。硬件模擬(Quickturn,Aptix)采用軟件模擬的優(yōu)點(diǎn)是靈活，方便，且費(fèi)用少，但不足之處是速度慢、驗(yàn)證不充分(受激勵(lì)文件限制)，書寫激勵(lì)文件頗費(fèi)功夫。采用硬件模擬的特點(diǎn)如下:處理速度比軟件方式?？斓枚嗫蓪?shí)現(xiàn)的“硬件模型”放入實(shí)際電路系統(tǒng)中去進(jìn)行實(shí)時(shí)驗(yàn)證，驗(yàn)證應(yīng)充分得多在"硬件模型"實(shí)現(xiàn)和模擬控制方面采用軟、硬件結(jié)合的方式;可以省卻編寫激勵(lì)文件的工作。33ppt課件34ppt課件第二章ASIC設(shè)計(jì)流程和方法2.6.3時(shí)序驗(yàn)證(TimingVerification)--時(shí)序驗(yàn)證過(guò)程是為了檢驗(yàn)電路的時(shí)序狀況，確定和分析影響數(shù)字系統(tǒng)時(shí)序的關(guān)鍵路徑(CriticalPath),找到影響電路速度的因素，進(jìn)一步改進(jìn)。動(dòng)態(tài)時(shí)序模擬--動(dòng)態(tài)時(shí)序模擬是在邏輯模擬同樣的環(huán)境下進(jìn)行的，它與功能模擬的不同之處在于器件模型、模擬算法等方面，動(dòng)態(tài)時(shí)序模擬采用精確時(shí)延的單元模型靜態(tài)時(shí)序分析--靜態(tài)時(shí)序分析簡(jiǎn)稱為時(shí)序分析，它是一種比較新的時(shí)序驗(yàn)證技術(shù)。時(shí)序分析的基本思想是首先分析、找出影響電路時(shí)序的最壞情況(WorstCase)，然后驗(yàn)證此時(shí)電路的性能依然能符合定時(shí)要求，這樣可以確保在其它任何情況下電路都能正常、可靠地工作。35ppt課件第二章ASIC設(shè)計(jì)流程和方法靜態(tài)時(shí)序分析約束條件maxpropagationdelay(speed)setuptimeholdtimeminclockwidth典型的時(shí)序電路36ppt課件第二章ASIC設(shè)計(jì)流程和方法動(dòng)態(tài)與靜態(tài)時(shí)序分析比較動(dòng)態(tài):速度慢，對(duì)于大規(guī)模電路很難提供完備的激勵(lì)，這樣會(huì)導(dǎo)致驗(yàn)證的不充分，因而不易發(fā)現(xiàn)所有的時(shí)序錯(cuò)誤靜態(tài):不需要任何激勵(lì)信號(hào)，因此速度快、驗(yàn)證充分，它能夠找出電路中所有路徑的時(shí)序錯(cuò)誤。但是也正因?yàn)闆](méi)有激勵(lì)，使靜態(tài)分析器無(wú)從理解電路的功能，以至于會(huì)找出實(shí)際不存在的“偽路徑”37ppt課件第二章ASIC設(shè)計(jì)流程和方法2.6.4LVS驗(yàn)證(LayoutversusSchematic)2.6.5版圖參數(shù)提取(ParameterExtraction,反標(biāo)注(BackAnnotation)和后仿真(PostLayoutSimulation)2.6.6設(shè)計(jì)規(guī)則檢查(DesignRuleCheck)和電學(xué)規(guī)則檢查(ElectricalRuleCheck)商業(yè)化軟件Cadence

DraculaMentorGraphicsCalibraAvantiHercules38ppt課件第二章ASIC設(shè)計(jì)流程和方法2.7ASIC的經(jīng)濟(jì)性ASIC市場(chǎng)價(jià)=產(chǎn)品成本/(1-利潤(rùn)比例%)ASIC成本一次性費(fèi)用(NonrecurringCosts)(NRE)$10,000-1,000,000--設(shè)計(jì)人員和資源的費(fèi)用+樣品(Prototype)生產(chǎn)中的Mask,testing,packaging的費(fèi)用可變成本--ASIC生產(chǎn)制造的費(fèi)用C=(W+P)/(N*Yw*Ypa*Yft)(W+P)--流片費(fèi)N--芯片數(shù)/每個(gè)WaferYw--工藝流片成品率Ypa--封裝成品率Y