第09章 邏輯門電路和組合門電路

第9章

邏輯門電路和組合門電路

9.1數(shù)制及編碼數(shù)字電路中處理的信息一般是二進(jìn)制的數(shù)字信號(hào)(0和l)，這種信息可以看作二元信息，在電路中可以用開關(guān)的斷開、閉合，元件(二極管、三極管)的導(dǎo)通、截止等來表示。在數(shù)字電路中常用電路輸出的低電平、高電平來表示0、1。由于數(shù)字電路只需要區(qū)分0、1兩種邏輯狀態(tài)，因此，數(shù)字電路結(jié)構(gòu)簡單，工作可靠性高，便于集成。9.1.1.1數(shù)制1.十進(jìn)制數(shù)十進(jìn)制數(shù)是人們?cè)谌粘Ｉ钪凶钍煜さ囊环N數(shù)制，它有0、l、2、3、4、5、6、7、8、9十個(gè)數(shù)碼構(gòu)成，用于數(shù)制中表示數(shù)量特征的數(shù)稱為基數(shù)。十進(jìn)制的數(shù)基數(shù)為10，超過9要向高位進(jìn)位，是“逢十進(jìn)一”或“借一當(dāng)十”，故稱為十進(jìn)制。9.1.1數(shù)制9.1.1數(shù)制對(duì)十進(jìn)制的數(shù)，每一位數(shù)碼根據(jù)它在數(shù)中的位置不同，代表不同的值，n位十進(jìn)制數(shù)中，第i位所表示的數(shù)值就是處在第i位的數(shù)字乘上(基數(shù)的i次冪)。常把基數(shù)的i次冪叫做第i位的位權(quán)。例如，十進(jìn)制正整數(shù)2567中第3位第2位第1位第0位2567千位百位十位個(gè)位9.1.1數(shù)制第0位的位權(quán)就是100，第1位的位權(quán)就是101，第2位的位權(quán)是102，第3位的位權(quán)是103。則2567=2×103＋5×102+6×101＋7×100又如5230.45=5×103＋2×102＋3×101+0×100+4×10-1＋5×10-2由此可以得出十進(jìn)制數(shù)的一般表達(dá)式。如果一個(gè)十進(jìn)制數(shù)包含n位整數(shù)和m位小數(shù)，則(N)10=an-1×10n-1+an-2×10n-2+…+a1×101+a0×100+a-1×10-1+a-2×10-2+…+a-m×10-m=∑ai×10i(9-1)9.1.1數(shù)制式中的下標(biāo)10表示N是十進(jìn)制數(shù)，下標(biāo)也可以用字母D來代替。如(75)10=(75)D十進(jìn)制數(shù)要用電路來實(shí)現(xiàn)非常困難，通常在數(shù)字電路中一般不直接采用十進(jìn)制數(shù)。2.二進(jìn)制數(shù)二進(jìn)制數(shù)只有0、l兩個(gè)數(shù)碼，基數(shù)為2，計(jì)數(shù)規(guī)則是“逢二進(jìn)一”或“借一當(dāng)二”。其位權(quán)為2的整數(shù)冪，按權(quán)展開式的規(guī)律與十進(jìn)制相同，如(1011)2=1×23＋0×22+1×21＋1×20又如(1001.01)2=1×23＋0×22+0×21＋1×20+0×2-1+1×2-29.1.1數(shù)制其位權(quán)展開式為(N)10=∑ai×2i式中的下標(biāo)2表示N是二進(jìn)制數(shù)，下標(biāo)也可以用字母B來代替，如(11001)2=(11001)B由于二進(jìn)制數(shù)只有0和1兩個(gè)數(shù)碼，便于電路實(shí)現(xiàn)，且二進(jìn)制的基本運(yùn)算操作方便，因此在數(shù)字系統(tǒng)中被廣泛使用。9.1.1數(shù)制3.八進(jìn)制數(shù)和十六進(jìn)制數(shù)由于二進(jìn)制數(shù)在使用時(shí)，位數(shù)很多，不便于書寫和記憶，在數(shù)字系統(tǒng)中常采用八進(jìn)制和十六進(jìn)制來表示二進(jìn)制數(shù)。(1)八進(jìn)制數(shù)有0、l、2、3、4、5、6、7八個(gè)數(shù)碼，基數(shù)為8，各位的位權(quán)是8的整數(shù)冪，其計(jì)數(shù)規(guī)則是“逢八進(jìn)一”或“借一當(dāng)八”，按權(quán)展開式為(N)8=∑ai×8i式中的下標(biāo)8表示N是八進(jìn)制數(shù)，下標(biāo)也可以用字母O來代替，如(1536)8=(1536)O=1×83＋5×82+3×81＋6×809.1.1數(shù)制(2)十六進(jìn)制數(shù)有0、l、2、3、4、5、6、7、8、9、A、B、C、D、E、F十六個(gè)數(shù)碼，符號(hào)A～F分別代表十進(jìn)制的10～15，基數(shù)為16。其計(jì)數(shù)規(guī)則是“逢十六進(jìn)一”或“借一當(dāng)十六”，按權(quán)展開式為(N)16=∑ai×16i式中的下標(biāo)16表示N是十六進(jìn)制數(shù)，下標(biāo)也可以用字母H來代替。如(39FA)16=(39FA)H=3×163＋9×162+F×161＋A×1609.1.1數(shù)制9.1.1.2幾種數(shù)制之間的相互轉(zhuǎn)換1.非十進(jìn)制數(shù)轉(zhuǎn)換為十進(jìn)制數(shù)所謂非十進(jìn)制數(shù)轉(zhuǎn)換為十進(jìn)制數(shù)，就是把非十進(jìn)制數(shù)轉(zhuǎn)換為等值的十進(jìn)制數(shù)。只需將非十進(jìn)制數(shù)按權(quán)展開，然后相加，就可以得出結(jié)果?！纠?.1】(11011.01)2=()10解：(11011.01)2=1×24+1×23＋0×22+1×21＋1×20+0×2-1+1×2-2

=24＋23＋2＋20＋2-2

=(27.25)109.1.1數(shù)制【例9.2】(5A7)16=()10解：(5A7)16=5×162+A×161＋7×160=5×256+160+7=(1447)10【例9.3】(126)8=()10解：(126)8=1×82+2×81＋6×80=64+16+6=(86)109.1.1數(shù)制2.十進(jìn)制數(shù)轉(zhuǎn)換為非十進(jìn)制數(shù)把十進(jìn)制數(shù)轉(zhuǎn)換為非十進(jìn)制數(shù)，需要把十進(jìn)制的整數(shù)部分和小數(shù)部分分別進(jìn)行轉(zhuǎn)換，然后再將整數(shù)部分和小數(shù)部分的轉(zhuǎn)換結(jié)果合并起來。(1)整數(shù)部分的轉(zhuǎn)換.十進(jìn)制數(shù)的整數(shù)部分轉(zhuǎn)換為非十進(jìn)制數(shù)可以采用“連除法”，用欲轉(zhuǎn)換的非十進(jìn)制數(shù)的基數(shù)連續(xù)除該數(shù)，直到除得的商為0為止，每次除法所得余數(shù)作為非十進(jìn)制數(shù)轉(zhuǎn)換的結(jié)果的系數(shù)，并取最后一位余數(shù)為最高位，依次按從下往上順序排列。9.1.1數(shù)制【例9.4】(38)10=()2=()8=()16解：………余數(shù)0-a0………余數(shù)1-a1………余數(shù)1-a2

………余數(shù)0-a3………余數(shù)0-a4………余數(shù)1-a50讀寫順序a5

a4

a3

a2

a1

a0100110所以(38)10=(100110)29.1.1數(shù)制同理………余數(shù)6………余數(shù)6………余數(shù)4………余數(shù)200讀寫順序4626所以(38)10=(46)8=(26)16由于八進(jìn)制數(shù)和十六進(jìn)制數(shù)與二進(jìn)制數(shù)之間的轉(zhuǎn)換關(guān)系非常簡單，可以利用二進(jìn)制數(shù)直接轉(zhuǎn)換為八進(jìn)制數(shù)和十六進(jìn)制數(shù)。9.1.1數(shù)制二進(jìn)制數(shù)轉(zhuǎn)換成八進(jìn)制數(shù)，只需要把二進(jìn)制數(shù)從低位到高位，每3位分成一組，高位不足3位時(shí)補(bǔ)0，寫出相應(yīng)的八進(jìn)制數(shù)，就可以得到與二進(jìn)制數(shù)對(duì)應(yīng)的八進(jìn)制轉(zhuǎn)換值。反之，將八進(jìn)制數(shù)中每一位都寫成相應(yīng)的3位二進(jìn)制數(shù)，所得到的就是與八進(jìn)制對(duì)應(yīng)的二進(jìn)制轉(zhuǎn)換值。如(81)10=(1010001)2=(00l010001)=(121)8

121(27)8=(27)8=(10111)2

010

1119.1.1數(shù)制同理，二進(jìn)制數(shù)轉(zhuǎn)換成十六進(jìn)制數(shù)，只需要把二進(jìn)制數(shù)從低位到高位，每4位分成一組，高位不足4位時(shí)補(bǔ)0，寫出相應(yīng)的十六進(jìn)制數(shù)，所得到的就是與二進(jìn)制數(shù)對(duì)應(yīng)的十六進(jìn)制轉(zhuǎn)換值。反之，將十六進(jìn)制數(shù)中的每一位都寫成相應(yīng)的4位二進(jìn)制數(shù)，便可得到十六進(jìn)制數(shù)對(duì)應(yīng)的二進(jìn)制轉(zhuǎn)換值。如(375)10=(11011011)2=(11011011)2=(DB)16

DB(7A)16=(7A)16=(1111100)2

011111009.1.1數(shù)制(2)小數(shù)部分的轉(zhuǎn)換。十進(jìn)制小數(shù)轉(zhuǎn)換成二進(jìn)制小數(shù)可以采用“乘二取整法”，即用2去乘欲轉(zhuǎn)換的十進(jìn)制小數(shù)，取其整數(shù)部分作為轉(zhuǎn)換結(jié)果的系數(shù)，直到純小數(shù)部分為0或到一定精度為止。每次乘法得到的整數(shù)作為轉(zhuǎn)換結(jié)果的系數(shù)，最先得到的整數(shù)作為高位，后得到的整數(shù)作為低位，按從上往下的順序依次排列。9.1.1數(shù)制【例9.5】將(0.6825)10轉(zhuǎn)換為二進(jìn)制數(shù)。解：

0.6825×21.3650………l－a-l×20.7300………0－a-2×21.4600………1－a-3×20.9200………0－a-4×21.8400………1－a-5×21.6800………1－a-69.1.1數(shù)制讀寫順序

a-la-2a-3a-4a-5a-6101011所以(0.6825)10=(0.101011)2如果精度不夠，還可繼續(xù)求a-7或a-8。如果要求轉(zhuǎn)換為八進(jìn)制數(shù)和十六進(jìn)制數(shù)，可采用“乘八取整法”和“乘十六取整法”進(jìn)行。具體計(jì)算過程參照例9.5，這里不再贅述。亦可利用八進(jìn)制數(shù)和十六進(jìn)制數(shù)與二進(jìn)制數(shù)的對(duì)應(yīng)關(guān)系進(jìn)行。將二進(jìn)制小數(shù)轉(zhuǎn)換為八進(jìn)制(或十六進(jìn)制)小數(shù)時(shí)，從小數(shù)點(diǎn)開始，從左往右每3位(或4位)一組，不足位補(bǔ)0，再對(duì)應(yīng)寫成八進(jìn)制(或十六進(jìn)制)。如9.1.1數(shù)制(0.6825)10=(0.101011)2=(0.101011)2=(0.53)8

53=(0.10101100)2=(0.AC)16

AC

9.1.1數(shù)制【例9.6】(38.6825)10=()2=()8=()16解：按整數(shù)和小數(shù)部分分別進(jìn)行轉(zhuǎn)換，然后再合并。(38.6825)10=(100110.101011)2=(46.53)8=(26.AC)16數(shù)字電路中的信息分為兩種，一種是數(shù)值信息，另一種是文字、符號(hào)信息。碼制是指用二進(jìn)制數(shù)表示數(shù)字或字符的編碼方法。由于十進(jìn)制數(shù)碼(0~9)是不能在數(shù)字電路中運(yùn)行的，所以需要轉(zhuǎn)換為二進(jìn)制數(shù)。常用4位二進(jìn)制數(shù)進(jìn)行編碼來表示1位十進(jìn)制數(shù)。這種用二進(jìn)制代碼表示十進(jìn)制數(shù)字的方法稱為二—十進(jìn)制編碼，簡稱BCD碼。9.1.2編碼9.1.2編碼由于4位二進(jìn)制代碼可以有16種不同的組合形式，用來表示0~9十個(gè)數(shù)字，只用到其中10種組合，因而編碼的方式很多，其中一些比較常用，如8421BCD碼、5421碼、2421碼和余三碼等，幾種常用的BCD編碼見表9-1。9.1.2編碼BCD碼十進(jìn)制數(shù)碼8421碼5421碼2421碼余3碼(無權(quán)碼)格雷碼(無權(quán)碼)012345678900000000000000110000000100010001010000010010001000100101001100110011001101100010010001000100011101100101100010111000011101101001110010010101011110101101101001001000101111101011110010011100111111001000表9-1幾種常用的BCD碼9.1.2編碼9.1.2.18421BCD碼這種編碼每一位的權(quán)是固定的，屬于有權(quán)碼，它和二進(jìn)制數(shù)各位的權(quán)一樣，從高到低，依次為8、4、2、l。用8421BCD碼表示十進(jìn)制數(shù)時(shí)，要注意十進(jìn)制數(shù)的每位數(shù)字是用4位二進(jìn)制數(shù)表示，例如，(768)10=(011101101000)BCD。9.1.2編碼9.1.2.25421碼和2421碼這兩種編碼也是有權(quán)碼，由高到低，其權(quán)值依次為5、4、2、1和2、4、2、l。在2421碼中，0和9，1和8，2和7，3和6，4和5，兩兩之間互為反碼，將其中一個(gè)數(shù)的各位代碼取反，便可以得到另一個(gè)數(shù)的代碼。9.1.2.3余3碼這種代碼所組成的4位二進(jìn)制數(shù)恰好比它表示的十進(jìn)制數(shù)多3，所以稱為余3碼。它是無權(quán)碼，余3碼中，0和9，1和8，2和7，3和6，4和5也互為反碼。9.1.2編碼9.1.2.4格雷碼又稱反射循環(huán)碼。這種編碼是以反射方式形成的，它是無權(quán)碼。反射碼的特點(diǎn)是任何兩個(gè)相鄰數(shù)的代碼只有一位不同。

9.2邏輯代數(shù)及應(yīng)用9.2.1邏輯代數(shù)及基本運(yùn)算9.2.1.1基本邏輯關(guān)系事物之間的因果關(guān)系稱為邏輯關(guān)系，最基本的邏輯關(guān)系有3種，與邏輯、或邏輯和非邏輯。任何一個(gè)復(fù)雜的邏輯關(guān)系都可以用這3個(gè)邏輯關(guān)系表示出來。1.與邏輯所謂與邏輯，是指所有事物間這樣一種因果關(guān)系，如果決定某種事件結(jié)果的諸條件都具備，結(jié)果才發(fā)生，而只要其中一個(gè)條件不具備，結(jié)果就不發(fā)生，這種邏輯關(guān)系稱為與邏輯關(guān)系。9.2.1邏輯代數(shù)及基本運(yùn)算比如兩個(gè)串聯(lián)的開關(guān)控制一盞燈，兩個(gè)開關(guān)的閉合是條件，燈亮是結(jié)果。只有兩個(gè)開關(guān)都閉合電燈才會(huì)亮，只要有一個(gè)開關(guān)未閉合，電燈就不會(huì)亮。這種關(guān)系即為與邏輯關(guān)系。如圖9-1所示是與邏輯關(guān)系的示意圖。與邏輯關(guān)系的功能表見表9-2。圖9-1與邏輯關(guān)系9.2.1邏輯代數(shù)及基本運(yùn)算ABF斷斷斷合合斷合合滅滅滅亮表9-2與邏輯關(guān)系功能表9.2.1邏輯代數(shù)及基本運(yùn)算若以A、B為“0”表示開關(guān)斷開，為“1”表示開關(guān)閉合。F為“0”表示燈滅，為“1”表示燈亮。則可以列出以0或1表示的開關(guān)狀態(tài)(輸入量)與結(jié)果狀態(tài)(輸出量)之間的與邏輯關(guān)系表，見表9-3。ABF000110110001表9-3與邏輯關(guān)系真值表9.2.1邏輯代數(shù)及基本運(yùn)算這種以0和1表示輸入、輸出狀態(tài)關(guān)系的表稱為邏輯狀態(tài)表，亦稱真值表。由表9-3可以得出與邏輯關(guān)系為：有0出0，全1出1。輸入變量A、B的取值和輸出變量F的取值之間的關(guān)系滿足邏輯乘的運(yùn)算規(guī)律，因此可用下式表示

F=A·B邏輯乘又稱與運(yùn)算，實(shí)現(xiàn)與運(yùn)算的電路稱為與門，其邏輯符號(hào)如圖9-2所示。圖9-2與邏輯符號(hào)9.2.1邏輯代數(shù)及基本運(yùn)算9.2.1邏輯代數(shù)及基本運(yùn)算2.或邏輯在A、B等多個(gè)條件中，只要具備一個(gè)條件，事件就會(huì)發(fā)生；只有所有諸條件均不具備時(shí)，事件才不會(huì)發(fā)生，這種因果關(guān)系為或邏輯關(guān)系。如兩個(gè)并聯(lián)的開關(guān)共同控制一盞燈，只要其中一個(gè)開關(guān)閉合，燈就會(huì)亮，只有兩個(gè)開關(guān)都斷開，燈才不亮，如圖9-3所示為或邏輯關(guān)系的示意圖。圖9-3或邏輯關(guān)系9.2.1邏輯代數(shù)及基本運(yùn)算按照同與邏輯相同的方法列出或邏輯真值表，見表9-4。由表9-4可知或邏輯功能為有1出1，全0出0?；蜻壿嬯P(guān)系可用下式表示實(shí)現(xiàn)或邏輯運(yùn)算的電路稱為或門，符號(hào)如圖9-4所示圖9-4或邏輯符號(hào)9.2.1邏輯代數(shù)及基本運(yùn)算ABF000110110111表9-4或邏輯關(guān)系真值表9.2.1邏輯代數(shù)及基本運(yùn)算3.非邏輯決定事件結(jié)果F的條件滿足的條件只一個(gè)即A，A存在，事件F卻不發(fā)生；A不存在，事件F發(fā)生。如用一個(gè)開關(guān)和電燈并聯(lián)，用開關(guān)控制燈的亮滅便是這種因果關(guān)系。即閉合開關(guān)，燈不亮；斷開開關(guān)燈亮，這里反映的是一種非邏輯關(guān)系，如圖9-5所示是非邏輯關(guān)系示意圖。圖9-5非邏輯關(guān)系9.2.1邏輯代數(shù)及基本運(yùn)算若以1和0表示開關(guān)閉合、斷開及電燈亮、滅，則可列出非邏輯關(guān)系真值表見表9-5。由非邏輯真值表可得出非邏輯關(guān)系為：有1出0，有0出1。非邏輯關(guān)系可用下式來表示AF0110表9-5非邏輯關(guān)系真值表9.2.1邏輯代數(shù)及基本運(yùn)算實(shí)現(xiàn)非邏輯運(yùn)算的電路稱為非門，符號(hào)如圖9-6所示。圖9-6非邏輯符號(hào)9.2.1邏輯代數(shù)及基本運(yùn)算9.2.1.2邏輯代數(shù)的基本運(yùn)算邏輯代數(shù)中的公理和基本定理是邏輯運(yùn)算及將要介紹的邏輯函數(shù)化簡的基本依據(jù)，下面做一一介紹。1.邏輯乘(與運(yùn)算)邏輯與運(yùn)算可表示為其中A、B表示輸入變量，F(xiàn)表示輸出變量。邏輯表達(dá)式中右邊的變量為輸入變量，左邊的變量為輸出變量，在以后的表達(dá)式中不再說明。9.2.1邏輯代數(shù)及基本運(yùn)算其中A、B表示輸入變量，F(xiàn)表示輸出變量。邏輯表達(dá)式中右邊的變量為輸入變量，左邊的變量為輸出變量，在以后的表達(dá)式中不再說明。邏輯與運(yùn)算的運(yùn)算規(guī)則是9.2.1邏輯代數(shù)及基本運(yùn)算2.

邏輯加(或運(yùn)算)邏輯或運(yùn)算可表示為F=A+B邏輯或運(yùn)算的運(yùn)算規(guī)則是A+1=1A+A=AA+0=A9.2.1邏輯代數(shù)及基本運(yùn)算3.邏輯非(非邏輯)邏輯非運(yùn)算可表示為邏輯非運(yùn)算的運(yùn)算規(guī)則是

9.2.1邏輯代數(shù)及基本運(yùn)算4.復(fù)合邏輯運(yùn)算邏輯代數(shù)中，除基本的邏輯運(yùn)算外，還有一些常用的復(fù)合邏輯運(yùn)算。(1)與非運(yùn)算。與非運(yùn)算表達(dá)式為與非運(yùn)算是先“與”后“非”，可用與非門電路實(shí)現(xiàn)。它的邏輯符號(hào)和真值表如圖9-7和表9-6所示。9.2.1邏輯代數(shù)及基本運(yùn)算圖9-7與非門邏輯符號(hào)A

B

F001011101110表9-6真值表9.2.1邏輯代數(shù)及基本運(yùn)算(2)或非運(yùn)算?；蚍沁\(yùn)算表達(dá)式為或非運(yùn)算是先“或”后“非”，可用或非門電路實(shí)現(xiàn)。它的邏輯符號(hào)和真值表如圖9-8和表9-7所示。圖9-8或非門邏輯符號(hào)9.2.1邏輯代數(shù)及基本運(yùn)算ABF001010100110表9-7真值表9.2.1邏輯代數(shù)及基本運(yùn)算(3)與或非運(yùn)算。與或非運(yùn)算表達(dá)式為與或非運(yùn)算是一種復(fù)合運(yùn)算，按順序先“與”后“或”，再“非”，它的邏輯符號(hào)和真值表如圖9-9和表9-8所示。圖9-9與或非門邏輯符號(hào)9.2.1邏輯代數(shù)及基本運(yùn)算A

B

C

D

FA

B

C

D

F00001000110010100110010010101101101011101000110011101011011011000110101110011110表9-8真值表9.2.1邏輯代數(shù)及基本運(yùn)算(4)異或運(yùn)算。異或運(yùn)算表達(dá)式為異或運(yùn)算的規(guī)則是兩個(gè)變量輸入不同時(shí)，輸出為1，兩個(gè)變量輸入相同時(shí)，輸出為0。異或運(yùn)算可以用異或門實(shí)現(xiàn)，它的邏輯符號(hào)和真值表如圖9-10和表9-9所示。圖9-10異或門邏輯符號(hào)9.2.1邏輯代數(shù)及基本運(yùn)算AB

F000011101110表9-9真值表9.2.1邏輯代數(shù)及基本運(yùn)算(5)同或門運(yùn)算。同或運(yùn)算表達(dá)式為F=A⊙B同或運(yùn)算的規(guī)則是兩個(gè)變量輸入不同時(shí)，輸出為0，兩個(gè)變量輸入相同時(shí)，輸出為1。同或運(yùn)算可以用同或門實(shí)現(xiàn)，它的邏輯符號(hào)和真值表如圖9-11和表9-10所示。圖9-11同或門邏輯符號(hào)9.2.1邏輯代數(shù)及基本運(yùn)算事實(shí)上，將異或運(yùn)算取反即可得到同或運(yùn)算。A

B

F001010100111表9-10真值表9.2.1邏輯代數(shù)及基本運(yùn)算9.2.1.3邏輯函數(shù)和真值表1.邏輯函數(shù)用來表示邏輯輸入變量和邏輯輸出變量之間某種固定關(guān)系的表達(dá)式，稱為邏輯函數(shù)。在前面的敘述中，給出的邏輯表達(dá)式也是邏輯函數(shù)。邏輯函數(shù)中，邏輯輸入變量的任一確定值，邏輯輸出變量都有唯一確定的值與之對(duì)應(yīng)。9.2.1邏輯代數(shù)及基本運(yùn)算2.真值表對(duì)于某一邏輯函數(shù)，將邏輯函數(shù)輸入變量所有可能的取值組合和邏輯輸出變量的對(duì)應(yīng)結(jié)果用表格的形式列寫出來，這種表格叫真值表。任何邏輯函數(shù)的真值表都具有唯一性。當(dāng)兩個(gè)邏輯函數(shù)具有相同的邏輯變量時(shí)，盡管表達(dá)式各不相同，只要真值表相同，就可以證明兩邏輯函數(shù)相等。邏輯代數(shù)運(yùn)算中，可運(yùn)用一些定律，現(xiàn)將有關(guān)定律總結(jié)如下。9.2.2.1邏輯運(yùn)算規(guī)則(1)邏輯與(

)運(yùn)算。9.2.2邏輯代數(shù)的運(yùn)算法則9.2.2邏輯代數(shù)的運(yùn)算法則(2)邏輯或(F=A+B)運(yùn)算。0+0=00+1=11+0=11+1=1(3)邏輯非()運(yùn)算。9.2.2邏輯代數(shù)的運(yùn)算法則9.2.2.2邏輯運(yùn)算公式與法則1.基本公式(1)與運(yùn)算。公式1A·1=A公式2A·0=0公式3A·A=A公式49.2.2邏輯代數(shù)的運(yùn)算法則(2)或運(yùn)算。公式5A+1=1公式6A+0=A公式7A+A=A公式8(3)非運(yùn)算。公式9 9.2.2邏輯代數(shù)的運(yùn)算法則2.代數(shù)定理(1)交換律。公式10A·B=B·A公式11A+B=B+A(2)結(jié)合律。公式12(A·B)·C

=A·(B·C)公式13(A+B)+C

=A+(B+C)9.2.2邏輯代數(shù)的運(yùn)算法則(3)分配律。公式14

A·(B+C)=A·B+A·C公式15

A+BC

=(A+B)·(A+C)3.摩根定理公式16公式179.2.2邏輯代數(shù)的運(yùn)算法則4.若干常用公式公式18公式19公式20公式21公式22

9.2.2邏輯代數(shù)的運(yùn)算法則9.2.2.3邏輯函數(shù)的化簡通常見到的許多邏輯函數(shù)式或由真值表寫出的邏輯函數(shù)式往往比較繁雜，直接按這些邏輯函數(shù)式去設(shè)計(jì)電路既復(fù)雜又不經(jīng)濟(jì)。實(shí)際應(yīng)用中是通過化簡的手段，得到邏輯函數(shù)的最簡表達(dá)式，按這種最簡表達(dá)式去設(shè)計(jì)電路，可以達(dá)到用最少的電子器件構(gòu)建電路，既降低成本又能提高效率和可靠性?；嗊壿嫼瘮?shù)的方法有兩種，即公式化簡法和卡諾圖化簡法。9.2.2邏輯代數(shù)的運(yùn)算法則1.邏輯函數(shù)的公式化簡法利用邏輯函數(shù)的基本公式，對(duì)邏輯函數(shù)進(jìn)行化簡，得到邏輯函數(shù)的最簡表達(dá)式的方法，就是邏輯函數(shù)的公式化簡法。邏輯函數(shù)式的公式化簡法，也稱代數(shù)法。公式化簡的實(shí)質(zhì)是應(yīng)用邏輯函數(shù)的基本公式不斷地消去多余的乘積項(xiàng)和乘積項(xiàng)里多余的變量，以求得邏輯函數(shù)的最簡表達(dá)式。這里僅通過一些具體的實(shí)例，介紹邏輯函數(shù)公式化簡常采用的幾種方法，這些方法有并項(xiàng)法、消項(xiàng)法、消因子法、吸收法及配項(xiàng)法等。9.2.2邏輯代數(shù)的運(yùn)算法則(1)并項(xiàng)法?！纠?.7】化簡解：(2)吸收法?！纠?.8】化簡解：9.2.2邏輯代數(shù)的運(yùn)算法則(3)消項(xiàng)法?！纠?.9】化簡解：9.2.2邏輯代數(shù)的運(yùn)算法則(4)消因子法?！纠?.10】化簡解：9.2.2邏輯代數(shù)的運(yùn)算法則(5)配項(xiàng)法?！纠?.11】化簡解：9.2.2邏輯代數(shù)的運(yùn)算法則2.邏輯函數(shù)的卡諾圖法化簡用卡諾圖化簡邏輯函數(shù)是將邏輯函數(shù)變量的最小項(xiàng)按一定規(guī)則排列出來，構(gòu)成正方形或矩形的方格圖，即為卡諾圖。然后按一定的規(guī)則對(duì)所有最小項(xiàng)進(jìn)行合并處理，從而得到最簡邏輯式的方法，稱為卡諾圖化簡法?？ㄖZ圖化簡法步驟確定，對(duì)最小項(xiàng)合并處理規(guī)則明確，容易掌握，能比較方便地獲得邏輯函數(shù)的最簡與或式，是邏輯設(shè)計(jì)的有力工具，常用于4個(gè)以下變量的邏輯函數(shù)式的化簡。(1)邏輯函數(shù)的最小項(xiàng)與卡諾圖。9.2.2邏輯代數(shù)的運(yùn)算法則①邏輯函數(shù)的最小項(xiàng)的定義。在n個(gè)變量的邏輯函數(shù)中，如乘積項(xiàng)中包含了全部變量，并且每個(gè)變量在該乘積項(xiàng)中或以原變量或以反變量的形式出現(xiàn)且只出現(xiàn)一次，則該乘積項(xiàng)就定義為該邏輯函數(shù)的最小項(xiàng)。如n個(gè)輸入變量可以有2n種不同組合，也就是n個(gè)變量的全部最小項(xiàng)共有2n個(gè)。9.2.2邏輯代數(shù)的運(yùn)算法則為了書寫方便，用m表示最小項(xiàng)，其下標(biāo)為最小項(xiàng)的編號(hào)。編號(hào)的方法是：最小項(xiàng)中的原變量取1，反變量取0，則最小項(xiàng)對(duì)應(yīng)取值為一組二進(jìn)制數(shù)，其對(duì)應(yīng)的十進(jìn)制數(shù)便為該最小項(xiàng)的編號(hào)。如三變量最小項(xiàng)對(duì)應(yīng)的變量取值為000，它對(duì)應(yīng)的十進(jìn)制數(shù)為0，因此，最小項(xiàng)的編號(hào)為m0；對(duì)應(yīng)的變量取值為100，它對(duì)應(yīng)的十進(jìn)制數(shù)為4，因此，最小項(xiàng)的編號(hào)為m4，其余最小項(xiàng)的編號(hào)以此類推。三變量全體最小項(xiàng)的編號(hào)見表9-11。9.2.2邏輯代數(shù)的運(yùn)算法則A

B

C最小項(xiàng)簡記符號(hào)000001010011100101110111m0m1m2m3m4m5m6M7表9-11三變量全體最小項(xiàng)的編號(hào)9.2.2邏輯代數(shù)的運(yùn)算法則②最小項(xiàng)的基本性質(zhì)。a對(duì)于任意一個(gè)最小項(xiàng)，只有一組變量取值使它的值為1，而其余各種變量取值均使它的值為0。b不同的最小項(xiàng)，使它的值為1的那組變量取值也不同。c對(duì)于變量的任一組取值，任意兩個(gè)不同的最小項(xiàng)的乘積為0。d對(duì)于變量的任一組取值，全體最小項(xiàng)的和為1。9.2.2邏輯代數(shù)的運(yùn)算法則(2)卡諾圖。①相鄰最小項(xiàng)的概念。如果兩個(gè)最小項(xiàng)中只有一個(gè)變量為互反變量，其余變量均相同，則這樣的兩個(gè)最小項(xiàng)為邏輯相鄰，并把它們稱為相鄰最小項(xiàng)，簡稱相鄰項(xiàng)。如三變最小項(xiàng)和，其中，B和為互反變量，其余變量都相同，所以它們是相鄰最小項(xiàng)。顯然兩個(gè)相鄰最小項(xiàng)可以相加合并為一項(xiàng)，同時(shí)消除互反變量，如和合并，

，所得結(jié)果為相鄰最小項(xiàng)的相同變量。9.2.2邏輯代數(shù)的運(yùn)算法則②卡諾圖又稱為最小項(xiàng)方格圖。用2n個(gè)小方格表示n個(gè)變量的2n個(gè)最小項(xiàng)，并使邏輯相鄰的最小項(xiàng)在幾何位置上也相鄰，按這樣的相鄰要求排列起來的方格圖稱為n變量卡諾圖，這種相鄰原則又稱為卡諾圖的相鄰性。下面介紹二、三、四變量卡諾圖的作法。二變量卡諾圖設(shè)兩個(gè)變量為A和B，則全部最小項(xiàng)為22=4個(gè)，分別記為：m0、m1、m2、m3。按相鄰性做出二變量卡諾圖，如圖9-12(a)、(b)所示。圖9-12兩變量卡諾圖9.2.2邏輯代數(shù)的運(yùn)算法則9.2.2邏輯代數(shù)的運(yùn)算法則圖9-12標(biāo)出了兩個(gè)變量所在的位置，變量這樣安放的目的是為了保證卡諾圖中最小項(xiàng)的相鄰性。某個(gè)小方格中的變量組合，就是該方格在橫向和縱向所對(duì)應(yīng)的變量的乘積。如用“0”表示反變量，“1”表示原變量，則可用圖9-12(a)表示，如用最小項(xiàng)編號(hào)表示時(shí)，可用圖9-12(b)表示。三變量卡諾圖如圖9-13所示。四變量卡諾圖如圖9-14所示。圖9-13三變量卡諾圖圖9-14四變量卡諾圖9.2.2邏輯代數(shù)的運(yùn)算法則9.2.2邏輯代數(shù)的運(yùn)算法則(3)用卡諾圖化簡邏輯函數(shù)?？ㄖZ圖的化簡方法就是將邏輯函數(shù)的最小項(xiàng)填入卡諾圖內(nèi)，依據(jù)具有相鄰性的最小項(xiàng)可以合并的原理，消去不同的因子。由于在卡諾圖上幾何位置相鄰與邏輯上的相鄰性是一致的，因而能在卡諾圖上直觀地找到那些具有相鄰性的最小項(xiàng)并將其合并。合并最小項(xiàng)的規(guī)則是：若兩個(gè)最小項(xiàng)相鄰，則可以合并為一項(xiàng)并消去一個(gè)因子；若4個(gè)最小項(xiàng)相鄰，則可以合并為一項(xiàng)并消去兩個(gè)因子；若8個(gè)最小項(xiàng)相鄰，則合并為一項(xiàng)并消去3個(gè)因子。9.2.2邏輯代數(shù)的運(yùn)算法則下面舉例說明用卡諾圖化簡邏輯函數(shù)的方法?！纠?.12】用卡諾圖化簡邏輯函數(shù)：解首先將邏輯函數(shù)F化為最小項(xiàng)之和的形式然后畫卡諾圖，如圖9-15所示。填寫最小項(xiàng)，合并最小項(xiàng)，將可能合并的最小項(xiàng)用線圈出，然后寫出最簡的與或表達(dá)式圖9-15例9.12圖9.2.2邏輯代數(shù)的運(yùn)算法則9.2.2邏輯代數(shù)的運(yùn)算法則由以上例題可知，化簡邏輯函數(shù)的步驟如下。①將邏輯函數(shù)化為最小項(xiàng)之和的形式。②畫出表示該邏輯函數(shù)的卡諾圖。③找出可以合并的最小項(xiàng)。④選擇化簡后的乘積項(xiàng)應(yīng)遵循以下原則。a這些乘積項(xiàng)應(yīng)包含邏輯函數(shù)的所有最小項(xiàng)。b所用的乘積項(xiàng)數(shù)目最少，亦即所圈的圓圈的數(shù)目應(yīng)最少。c每個(gè)乘積項(xiàng)所含的因子最少，亦即所圈的圓圈中應(yīng)包含盡量多的最小項(xiàng)。9.2.2邏輯代數(shù)的運(yùn)算法則【例9.13】用卡諾圖化簡下列邏輯函數(shù)。(1)(2)解：邏輯函數(shù)的最小項(xiàng)之和的形式也可以寫成本題的形式。(1)畫卡諾圖，如圖9-16(a)所示，將最小項(xiàng)填入卡諾圖中，并合并最小項(xiàng)，最后得(2)卡諾圖如圖9-16(b)所示，則圖9-16例9.13圖9.2.2邏輯代數(shù)的運(yùn)算法則9.2.2邏輯代數(shù)的運(yùn)算法則在實(shí)際的邏輯問題中，輸入的邏輯變量的取值不是任意的，而是具有一定的制約關(guān)系，我們把這種制約關(guān)系叫約束。同時(shí)，這一組變量叫做具有約束的一組變量。通常用約束條件來描述約束的具體內(nèi)容。由于每一組輸入變量的取值都使用一個(gè)，而且僅有一個(gè)最小項(xiàng)的值為1，所以當(dāng)限制某些輸入變量的取值不能出現(xiàn)時(shí)，可以用它們對(duì)應(yīng)的最小項(xiàng)恒等于0來表示，這就是約束條件的表示方法。具有約束條件的邏輯函數(shù)的化簡，可將約束條件直接加入邏輯表達(dá)式中或卡諾圖中，這樣可以合理利用這些約束項(xiàng)，得到更簡單的化簡結(jié)果。9.2.2邏輯代數(shù)的運(yùn)算法則【例9.14】化簡下列邏輯函數(shù)。(1)(2)解：(1)

9.2.2邏輯代數(shù)的運(yùn)算法則(2)具有約束項(xiàng)的卡諾圖，如圖9-17所示。約束項(xiàng)可以圈到圈內(nèi)，也可以不圈，關(guān)鍵在于有利于將邏輯函數(shù)化簡成更簡單的表達(dá)式。邏輯函數(shù)的卡諾圖化簡，最后得到的結(jié)果均是最簡的與或表達(dá)式。在實(shí)際中，經(jīng)常應(yīng)用的是“與—非”、“與—或—非”和“或—非”表達(dá)式及其對(duì)應(yīng)的門電路，所以，它們之間的轉(zhuǎn)換是一個(gè)十分重要的問題。圖9-17例題9.14圖9.2.2邏輯代數(shù)的運(yùn)算法則9.2.2邏輯代數(shù)的運(yùn)算法則【例9.15】將最簡的“與—或”表達(dá)式化成“與非—與非”表達(dá)式。解

9.3基本邏輯門電路邏輯門電路是構(gòu)成各種數(shù)字系統(tǒng)的基本單元。所謂“門”就是一種條件開關(guān)，是實(shí)現(xiàn)一些基本邏輯關(guān)系的電路。由前面所學(xué)內(nèi)容可知，最基本的邏輯關(guān)系有“與”、“或”、“非”3種，所以最基本的門電路是與門、或門和非門。由于門電路中的二極管和三極管及場效應(yīng)晶體管均工作在開關(guān)狀態(tài)，所以本章首先介紹半導(dǎo)體元件的開關(guān)特性。然后從分立元件著手，說明常用邏輯門電路的一些概念和分析方法。重點(diǎn)討論目前廣泛使用的TTL門電路和CMOS門電路。9.3.1.1半導(dǎo)體元件的開關(guān)特性高、低電平所代表的數(shù)字量，可以很方便地用開關(guān)的通斷來實(shí)現(xiàn)。因此數(shù)字電路是一系列開關(guān)電路，這種電路容易實(shí)現(xiàn)，電路簡單。應(yīng)用二極管、晶體管就可以構(gòu)成開關(guān)電路。1.二極管的開關(guān)特性在應(yīng)用時(shí)，為簡化分析，將二極管理想化為一個(gè)開關(guān)，當(dāng)二極管兩端外加正向電壓時(shí)，二極管導(dǎo)通，正向壓降為0V，相當(dāng)于開關(guān)閉合；當(dāng)二極管兩端外加反向電壓時(shí)，流過二極管電流為零，相當(dāng)于開關(guān)斷開。如圖9-18所示是二極管的開關(guān)作用示意圖。9.3.1分立元件門電路圖9-18二極管的開關(guān)作用示意圖9.3.1分立元件門電路9.3.1分立元件門電路2.晶體三極管的開關(guān)特性測試晶體三極管的開關(guān)特性的實(shí)驗(yàn)電路如圖9-19所示。當(dāng)輸入電壓ui=3V時(shí)，觀察連接于集電極的小燈泡狀態(tài)(應(yīng)發(fā)亮)，增大ui，燈泡亮度無改變，此時(shí)晶體管處于飽和狀態(tài)。測出晶體三極管處于飽和狀態(tài)時(shí)的uce≤0.3V，可以近似看成0V。改變輸入電壓，使ui≤0V，觀察連接于集電極的小燈泡狀態(tài)(應(yīng)不亮)，說明晶體三極管處于截止?fàn)顟B(tài)。本實(shí)驗(yàn)電路中的晶體管相當(dāng)于一個(gè)開關(guān)，前者相當(dāng)于開關(guān)閉合，后者相當(dāng)于開關(guān)斷開，稱這種作用為晶體管的開關(guān)作用。圖9-19晶體三極管的開關(guān)特性9.3.1分立元件門電路9.3.1分立元件門電路9.3.1.2分立元件門電路從電路組成上劃分，門電路可以分為兩大類，即分立元件門電路和集成門電路。由于集成門電路的發(fā)展，分立元件門電路在具體應(yīng)用中已近淘汰。但前者是后者的基礎(chǔ)，而且分立元件門電路結(jié)構(gòu)簡單，可以直觀分析其邏輯功能，了解其工作原理和特性，對(duì)于深入了解和應(yīng)用集成門電路是有幫助的。所以，在此對(duì)分立元件門電路作簡單介紹。9.3.1分立元件門電路1.二極管與門電路如圖9-20所示是用二極管構(gòu)成的與門電路，在二極管與門電路中，A、B為輸入信號(hào)，Y表示輸出信號(hào)，假定D1、D2是理想二極管。利用二極管的開關(guān)特性分析圖中電路，可得出可能的3種輸入、輸出對(duì)應(yīng)關(guān)系。①當(dāng)A、B全為0V時(shí)，D1、D2都導(dǎo)通，F(xiàn)=0V，電路輸出低電平。②當(dāng)A、B中任意一個(gè)為0V，假定A為0V，另一個(gè)為+3V時(shí)。這時(shí)，D1優(yōu)先導(dǎo)通，輸出F的電位被鉗制在0V截止，則F=0V，電路輸出低電平。③當(dāng)A、B全為+3V時(shí)，D1、D2都導(dǎo)通，F(xiàn)=3V，電路輸出高電平。圖9-20二極管與門電路9.3.1分立元件門電路9.3.1分立元件門電路用“1”表示高電平，“0”表示低電平，可得到與門的真值表，見表9-12。表9-12表明圖9-20所示電路具有與邏輯功能，稱此電路為與門。與邏輯函數(shù)表達(dá)式為F=A·B與門的輸入、輸出關(guān)系還可以用圖9-21的波形圖表示。A

B

F000010100111表9-12與門真值表圖9-21與邏輯的波形圖9.3.1分立元件門電路9.3.1分立元件門電路2.或門電路在二極管或門電路中，A、B為輸入變量，輸高電平為+3V，低電平為0V，D1、D2為硅二極管，討論時(shí)考慮了二極管壓降。當(dāng)A=3V，B=0V時(shí)，D1先導(dǎo)通，輸出F=2.3V，為高電平。當(dāng)A=0V，B=3V時(shí)，D2先導(dǎo)通，輸出F=2.3V，為高電平。當(dāng)A=3V，B=3V時(shí)，D1、D2均導(dǎo)通，輸出F=2.3V，為高電平。只有當(dāng)A=0V，B=0V時(shí)，F(xiàn)=-0.7V，為低電平。9.3.1分立元件門電路用“1”表示高電平，用“0”表示低電平，就可得到或門的真值表，見表9-13?；蜻壿嫼瘮?shù)表達(dá)式為F=A+BA

BF000110110111表9-13或門真值表9.3.1分立元件門電路3.非門電路如圖9-24所示是用晶體三極管構(gòu)成的非門電路。電路中輸入變量為A，輸出變量為F。圖9-24晶體三極管構(gòu)成的非門電路及邏輯符號(hào)9.3.1分立元件門電路圖示電路實(shí)際上是-個(gè)反相器，當(dāng)輸入變量為高電平時(shí)，晶體管飽和導(dǎo)通，輸出近似為0V，當(dāng)輸入為低電平時(shí)，晶體管截止，輸出高電平近似為5V。用“1”表示高電平，“0”表示低電平，就可得到非門的真值表，見表9-14。A

F0110表9-14非門真值表9.3.1分立元件門電路由此可見，電路利用了晶體管的開關(guān)特性，在輸入量作高低電平跳變時(shí)，輸出量呈現(xiàn)與輸入量相反的變化。電路滿足非邏輯功能，簡稱非門。非邏輯函數(shù)表達(dá)式為非邏輯的波形圖為輸入與輸出反相，讀者可以自行畫出。9.3.2.1TTL集成與非門TTL集成邏輯電路是一個(gè)很大的產(chǎn)品系列。TTL集成電路參數(shù)穩(wěn)定，使用可靠，抗干擾能力強(qiáng)，不易受周圍雜散電磁場的影響，噪聲容限大，速度和功耗比較理想。在中小規(guī)模產(chǎn)品系列中，除與非門外，還包括與門、或門、非門、或非門、與或非門、異或門、同或門等集成門。它們的共同特點(diǎn)是同屬TTL集成邏輯門產(chǎn)品系列，特性相似，但邏輯功能各異。因此，在討論TTL集成邏輯門時(shí)，只要弄清有代表性的一種，其他便可依此類比。9.3.2集成門電路簡介9.3.2集成門電路簡介集成與非門是集成邏輯門系列中應(yīng)用最為普遍、特性上最有代表性的一種。集成與非門包括TTL與非門，CMOS與非門，OC門及三態(tài)門等多種。在討論集成與非門時(shí)，應(yīng)把注意力放在其外部特性及參數(shù)上，因?yàn)檫@是使用者特別關(guān)心的問題，而對(duì)其內(nèi)部電路一般不作深究。1.TTL與非門的電路結(jié)構(gòu)TTL集成與非門的典型電路如圖9-25所示。電路可以分為輸入級(jí)、中間級(jí)及輸出級(jí)3個(gè)部分。圖9-25TTL集成與非門的典型電路9.3.2集成門電路簡介9.3.2集成門電路簡介輸入級(jí)：由1個(gè)多發(fā)射極晶體管V1和電阻Rl組成，相當(dāng)于一個(gè)與門。中間級(jí)：由晶體管V2、電阻R2、R3組成，起倒相作用，在V2的集電極和發(fā)射極各提供一個(gè)電壓信號(hào)，兩者相位相反，供給推拉式結(jié)構(gòu)的輸出級(jí)。輸出級(jí)：由晶體管V3、V4、V5和電阻R4、R5組成推拉式結(jié)構(gòu)的輸出電路，其作用是實(shí)現(xiàn)反相，并降低輸出電阻，提高負(fù)載能力。9.3.2集成門電路簡介2.TTL集成與非門把用半導(dǎo)體元件組成的分立與非門電路經(jīng)過一定的工藝集成在一塊硅片上即可制成TTL集成與非門。它是品種極為齊全、應(yīng)用十分廣泛的一種集成電路。TTL集成電路國際上通用標(biāo)準(zhǔn)型號(hào)為74系列，我國TTL集成電路分為CT54系列和CT74系列兩大類。CT54系列產(chǎn)品常用于軍品，CT74系列常用于民品。根據(jù)TTL集成電路的平均傳輸延遲時(shí)間和平均功耗的不同，CT74系列又分為幾個(gè)子系列，即CT74標(biāo)準(zhǔn)系列、CT74H高速系列、CT74L低功耗系列、CT74S肖特基系列、CT74LS低功耗肖特基系列、CT74AS先進(jìn)肖特基系列、CT74ALS先進(jìn)低功耗肖特基系列。9.3.2集成門電路簡介如圖9-26為4個(gè)輸入與非門CT74LS00外引腳排列及外引腳功能圖。在此集成電路中有4個(gè)2輸入與非門，這4個(gè)2輸入與非門共用一個(gè)電源，其中每一個(gè)與非門都可以單獨(dú)使用。圖9-26CT74LS00的外引腳排列及外引腳功能圖9.3.2集成門電路簡介型號(hào)CT74LS00的文字含義如圖9-27所示。圖9-27型號(hào)CT74LS00的文字說明9.3.2集成門電路簡介3.集成與非門的電壓傳輸特性前面討論了與非門的邏輯功能，是指與非門的輸入、輸出邏輯關(guān)系，這是其外特性的典型表現(xiàn)。其實(shí)際的性能是通過電壓傳輸特性來描述的。與非門的電壓傳輸特性是指與非門的輸出電壓與輸入電壓之間的關(guān)系，即uo=f(ui)。9.3.2集成門電路簡介集成與非門的電壓傳輸特性可以通過對(duì)74LS00的測試得出，如圖9-28(a)是測試電路。測試時(shí)，將與非門的一個(gè)輸入端接輸入電壓信號(hào)ui，另一個(gè)輸入端接高電平。輸入信號(hào)電壓ui由0開始增大，選擇觀察和記錄ui和uo的幾組對(duì)應(yīng)電壓值，并在坐標(biāo)上予以標(biāo)記?？梢缘玫捷敵鲭妷簎o與輸入電壓ui的關(guān)系曲線，稱為電壓傳輸特性曲線。TTL與非門的電壓傳輸特性曲線如圖9-28(b)所示。圖9-28集成與非門的電壓傳輸特性9.3.2集成門電路簡介9.3.2集成門電路簡介電壓傳輸特性曲線可分成4個(gè)部分。(1)AB段(高電平段)：當(dāng)ui≤0.5V時(shí)，uo=3.6V。這是特性曲線的截止區(qū)。(2)BC段(下降段)：當(dāng)0.5V≤ui≤1.3V時(shí)，輸出電壓uo隨ui的增大從高電平線性下降。(3)CD段(轉(zhuǎn)折段)：當(dāng)1.4V＞ui＞1.3V時(shí)，輸出電壓uo急劇下降。ui=1.4V=UT稱為閾值電壓或門檻電壓，是TTL與非門高電平和低電平的轉(zhuǎn)折界限。(4)DE段(低電平段)：ui＞1.4V，輸出電壓uo=0.3V。9.3.2集成門電路簡介為保證輸出為標(biāo)準(zhǔn)高電平時(shí)，允許輸入低電平的最大值稱為關(guān)門電平，以UOFF表示，UOFF=1V。只有當(dāng)ui＜UOFF時(shí)與非門才關(guān)閉，輸出高電平。為保證輸出為標(biāo)準(zhǔn)低電平(0.3V)，允許輸入高電平的最小值稱為開門電平，以UON表示，UON≈1.5V。只有當(dāng)ui＞UON時(shí)，與非門才開通，輸出低電平。9.3.2集成門電路簡介4.集成與非門的主要參數(shù)(1)輸出高電平UOH

UOH是指與非門輸入端至少有一個(gè)為低電平時(shí)的輸出電壓值。一般規(guī)定UOH≥3.4V。其最小值為2.4V，小于該值不再視為高電平，這一規(guī)定是在TTL電路中所加電源為+5V時(shí)確定的。(2)輸出低電平UOL

UOL是指與非門輸入端全為高電平時(shí)的輸出電壓值，一般規(guī)定UOL≤0.4V。uo＞0.4V，輸出不再視為低電平。9.3.2集成門電路簡介(3)閥值電壓UT

UT也稱為門檻電壓，它是在特性曲線上為輸入信號(hào)規(guī)定的一個(gè)特殊的區(qū)分高電平和低電平界限的電壓值，UT≈1.4V。當(dāng)ui＞UT時(shí)，輸出為低電平，即uo為0；當(dāng)ui＜UT時(shí)，輸出為高電平，即uo為l。(4)輸入低電平電流IL

輸入為低電平時(shí)，流入輸入端的電流典型值為-1.4mA、“-”號(hào)表示實(shí)際電流是流出輸入端。9.3.2集成門電路簡介(5)輸入高電平電流IH

輸入為高電平時(shí)，流入輸入端的電流，一般為數(shù)十微安。(6)輸出低電平電流IOL及其極限值輸出為低電平時(shí)，由負(fù)載流入輸出端的電流，稱為灌電流，這時(shí)帶的負(fù)載為灌電流負(fù)載。IOL(max)為IOL的極限值，一般為十幾毫安。當(dāng)IOL＞IOL(max)時(shí)uo＞0.4V，輸出不再是低電平。(7)輸出高電平電流IOH及其極限值輸出為高電平時(shí)，流出輸出端的電流，稱為拉電流，這時(shí)所帶的負(fù)載為拉電流負(fù)載。IOH(max)為IOH的極限值，一般為幾毫安。當(dāng)IOH＞IOH(max)時(shí)，輸出不再是高電平。9.3.2集成門電路簡介(8)扇出系數(shù)N

N是指與非門的負(fù)載能力，即與非門輸出能夠帶動(dòng)同類門的最大數(shù)目。由負(fù)載參量可知，集成與非門的負(fù)載能力是有一定限制的，一般N≤10。(9)平均傳輸延遲時(shí)間tpd

tpd是與非門作為開關(guān)電路的速度參量，衡量與非門工作速度的快慢，是一個(gè)動(dòng)態(tài)參量。由于構(gòu)成與非門的各晶體管由截止到導(dǎo)通或由導(dǎo)通到截止都需要一定的時(shí)間，因此與非門的輸出電壓波形相對(duì)于輸入波形總有一定的延遲，如圖9-29所示。圖9-29與非門平均傳輸?shù)难舆t時(shí)間q9.3.2集成門電路簡介9.3.2集成門電路簡介由圖可見，脈沖前沿延遲時(shí)間為tPHL，脈沖后沿延時(shí)間為tPLH，平均傳輸延遲時(shí)間為tpd=1/2(tPHL+tPLH)。tpd越小，表示與非門工作速度越快。TTL與非門的平均傳輸延遲時(shí)間為3~l0ns。門電路除以上列舉的一些特性及參數(shù)外，還有一些其他參數(shù)，如電源電壓、平均功耗、噪聲容限(表示門電路的抗干擾能力的參量)等，必要時(shí)可查閱有關(guān)手冊(cè)。9.3.3.1三態(tài)輸出與非門(TSL門)三態(tài)輸出與非門(簡稱三態(tài)門)與一般與非門比較，多了一個(gè)控制端，控制端EN通過一個(gè)非門與多發(fā)射極晶體管的一個(gè)發(fā)射極相連。其電路如圖9-30(a)所示，邏輯符號(hào)如圖9-30(b)、(c)所示。9.3.3其它類型門電路

(a)電路有效的邏輯符號(hào)(c)EN=1有效的邏輯符號(hào)圖9-30三態(tài)輸出與非門(b)

9.3.3其它類型門電路9.3.3其它類型門電路圖9-30(c)表示的是一種有效的三態(tài)門的邏輯符號(hào)。圖中為控制端，又稱使能端，時(shí)，三態(tài)門開門。執(zhí)行與非門功能，若時(shí)，三態(tài)門關(guān)閉，呈高阻狀態(tài)。還有一種EN=1有效的三態(tài)門，當(dāng)EN=1時(shí)，三態(tài)門開門，執(zhí)行與非門功能；若EN=0，三態(tài)門關(guān)閉，呈高阻狀態(tài)。圖9-30(b)為EN=1有效的三態(tài)門的邏輯符號(hào)。有效的三態(tài)輸出與非門的真值表見表9-15。表9-15=0有效的三態(tài)輸出與飛門的真值表A

BF10000×

×00011011高阻狀態(tài)11109.3.3其它類型門電路9.3.3其它類型門電路9.3.3.2MOS集成邏輯門MOS集成邏輯門是由MOS場效應(yīng)晶體管組成的數(shù)字集成電路。場效應(yīng)晶體管系電壓控制型器件，與雙極型晶體管相比較，具有許多優(yōu)點(diǎn)。MOS集成邏輯門，制作工藝簡單，成本低，輸入阻抗極高，功耗低，集成度高，工作電源允許變化范圍大，抗干擾性能較好，能與大多數(shù)的TTL邏輯電路兼容。其發(fā)展很快，特別是CMOS集成邏輯門問世后的近十多年來，在LSI(大規(guī)模集成電路)及VLSI(超大規(guī)模集成電路)的制作上已超過TTL，并占據(jù)絕對(duì)優(yōu)勢。9.3.3其它類型門電路MOS集成邏輯門分P溝道增強(qiáng)型(稱PMOS)、N溝道增強(qiáng)型(稱NMOS)和互補(bǔ)MOS(稱CMOS)3種。PMOS由于開關(guān)速度低，電源電壓高而且是負(fù)電源，不便與TTL集成邏輯門銜接，現(xiàn)已很少應(yīng)用；NMOS克服了PMOS的許多問題，但速度低的問題始終限制了其發(fā)展；CMOS充分表現(xiàn)了MOS技術(shù)的突出優(yōu)點(diǎn)，成為LSI及VLSI集成電路的主流產(chǎn)品。1.CMOS邏輯門電路的基本單元CMOS邏輯門電路的基本單元主要有CMOS反相器和CMOS傳輸門，它們可以組成各種CMOS集成邏輯門電路。9.3.3其它類型門電路(1)CMOS反相器。CMOS反相器是CMOS集成電路的基本單元，具有非門邏輯功能。如圖9-31所示是CMOS反相器電路。CMOS反相器由兩個(gè)增強(qiáng)型場效應(yīng)晶體管組成，其中VN為N溝道結(jié)構(gòu)(NMOS)，VP為P溝道結(jié)構(gòu)(PMOS)，在電路中VN為驅(qū)動(dòng)管，VP為負(fù)載管。這種由VN和VP共同組成的互補(bǔ)對(duì)稱型的場效應(yīng)晶體管集成電路稱為CMOS反相器。圖9-31CMOS反相器電路9.3.3其它類型門電路9.3.3其它類型門電路電路工作原理如下：當(dāng)ui=0V時(shí)，UGSN=0V，此時(shí)VN截止，uGSP=-10V，VP管導(dǎo)通，輸出uo為高電平。當(dāng)ui=10V時(shí)，UGSN=10V，VN導(dǎo)通，UGSP=0V，VP截止，輸出uo為低電平。由此可見，輸入和輸出之間為反相關(guān)系，實(shí)現(xiàn)非門邏輯功能。9.3.3其它類型門電路(2)CMOS傳輸門。CMOS傳輸門也是CMOS集成電路的基本單元，它同CMOS反相器結(jié)合，可以組成各種功能的邏輯電路。①電路組成。CMOS傳輸門的電路如圖9-32(a)所示，如圖9-32(b)所示是CMOS傳輸門的邏輯符號(hào)。分析圖9-32(a)可知，CMOS傳輸門由VN管和VP管并聯(lián)而成，NMOS管柵極接控制信號(hào)C，VP管柵極接控制信號(hào)，兩個(gè)控制信號(hào)互補(bǔ)，襯底分別接地和電源正極VDD，設(shè)輸入信號(hào)為ui，輸出信號(hào)為uo，輸入信號(hào)電壓在0～VDD范圍內(nèi)變化。圖9-32CMOS傳輸門9.3.3其它類型門電路9.3.3其它類型門電路②工作原理。假設(shè)VN管和VP管的開啟電壓UGS(th)N=，VDD≥2UGS(th)，控制信號(hào)C的高電平為VDD，低電平為0V。討論電路在柵極控制信號(hào)的作用下是如何工作的。a當(dāng)C=0，時(shí)，傳輸門不傳輸信號(hào)。因?yàn)閂N管和VP管均處于截止?fàn)顟B(tài)，相當(dāng)于電路是斷開的。b當(dāng)C=1，時(shí)，VN、VP均導(dǎo)通，即傳輸門導(dǎo)通，uo=ui，ui可以是0V到VDD的任意電壓。由此可見，當(dāng)輸入信號(hào)電壓在0~VDD范圍內(nèi)變化時(shí)，VN管和VP管至少有一個(gè)處于導(dǎo)通狀態(tài)，輸入和輸出之間呈低阻態(tài)，相當(dāng)于開關(guān)閉合，信號(hào)得以傳輸，uo=ui。9.3.3其它類型門電路2.CMOS邏輯門電路(1)CMOS與非門。①電路組成。如圖9-33是2輸入端CMOS與非門電路，它由兩個(gè)串聯(lián)的N溝道和兩個(gè)并聯(lián)P溝道增強(qiáng)型MOS管構(gòu)成。其中VP1和VN1兩個(gè)柵極相連構(gòu)成互補(bǔ)電路，VP2和VN2兩個(gè)柵極相連構(gòu)成又一互補(bǔ)電路，兩個(gè)互補(bǔ)電路的輸入端為與非門的2個(gè)輸入端。圖9-33CMOS與非門電路9.3.3其它類型門電路9.3.3其它類型門電路②邏輯功能。當(dāng)A、B端同時(shí)為高電平1時(shí)，VN1、VN2均導(dǎo)通，VP1、VP2均截止，輸出端F為低電平0，即全1出0。當(dāng)A、B端有一個(gè)或兩個(gè)為低電平時(shí)，串聯(lián)的VN1、VN2有一個(gè)或兩個(gè)截止，并聯(lián)的VP1、VP2有1個(gè)或2個(gè)導(dǎo)通，輸出F為高電平1，即有0出1。輸入、輸出之間的邏輯關(guān)系為由此可見，如圖9-33所示電路具有與非邏輯功能，稱為CMOS與非門。9.3.3其它類型門電路(2)CMOS或非門。①電路組成。如圖9-34所示是2輸入端CMOS或非門電路，它由兩個(gè)串聯(lián)的P溝道增強(qiáng)型和兩個(gè)并聯(lián)N溝道增強(qiáng)型MOS管構(gòu)成。其中VN1和VN2為驅(qū)動(dòng)管，VP1和VP2為負(fù)載管。圖9-34CMOS或非門9.3.3其它類型門電路②邏輯功能。當(dāng)A、B端有高電平1時(shí)，接高電平的驅(qū)動(dòng)管VN1或VN2導(dǎo)通，輸出端F為低電平0，即有1出0。當(dāng)A、B端都為低電平0時(shí)，驅(qū)動(dòng)管VN1和VN2兩個(gè)都截止，負(fù)載管VP1和VP2同時(shí)導(dǎo)通，輸出F為高電平1，即全0出1。輸入、輸出之間的邏輯關(guān)系為由此可見，圖9-34電路具有或非邏輯功能，稱為CMOS或非門。CMOS或非門是應(yīng)用最多的復(fù)合邏輯門之一。9.3.3其它類型門電路3.CMOS模擬開關(guān)(1)電路組成。一個(gè)CMOS傳輸門與一個(gè)CMOS反相器結(jié)合可以構(gòu)成CMOS模擬開關(guān)，其原理電路和邏輯符號(hào)如圖9-35所示。(2)工作原理。當(dāng)C=VDD時(shí)，反相器輸出V，控制CMOS傳輸門導(dǎo)通，使得uo=ui，當(dāng)C=0V時(shí)，反相器輸出控制CMOS傳輸門截止，使輸出和輸入斷開。由此可見，只要適當(dāng)控制反相端的輸入電壓，即可決定模擬開關(guān)的通、斷，傳輸門所能傳輸?shù)碾妷褐禐?~VDD之間的任意電壓值。又因MOS管源極和漏極的對(duì)稱性，所以模擬開關(guān)是一種雙向開關(guān)。圖9-35CMOS模擬開關(guān)9.3.3其它類型門電路9.4組合邏輯電路數(shù)字電路按其邏輯功能的特點(diǎn)不同可分為組合邏輯電路(簡稱組合電路)和時(shí)序邏輯電路(簡稱時(shí)序電路)兩大類。在組合電路中，任意時(shí)刻的輸出信號(hào)僅取決于該時(shí)刻的輸入信號(hào)，與信號(hào)作用前電路原來的狀態(tài)無關(guān)，這就是組合電路在邏輯功能上的特點(diǎn)。組合邏輯電路的框圖如圖9-36所示，其輸出信號(hào)的表達(dá)式可表示為F=f(A1，A2，…，An)(i=1，2，…，n)式中，A1，A2，…，An為輸入邏輯變量。圖9-36組合電路框圖9.3.3其它類型門電路組合電路的結(jié)構(gòu)特點(diǎn)：(1)輸入、輸出間沒有時(shí)間延遲。(2)電路中不含記憶單元，由門電路構(gòu)成。本節(jié)首先講解組合電路的分析和設(shè)計(jì)方法，然后介紹幾種常用組合邏輯電路(編碼器、譯碼器、數(shù)據(jù)選擇器、加法器、數(shù)值比較器)的工作原理和它們的中規(guī)模集成電路器件。9.3.3其它類型門電路組合電路的分析是根據(jù)給定的邏輯電路圖，弄清楚它的邏輯功能。求出描述電路輸出與輸入之間邏輯關(guān)系的表達(dá)式，列出真值表。也就是說，電路圖是已知的，待求的是真值表。其分析的基本步驟如下。(1)由已知的邏輯圖寫出輸出端邏輯表達(dá)式。(2)變換和化簡邏輯表達(dá)式。(3)列真值表。(4)根據(jù)真值表和邏輯表達(dá)式，確定其邏輯功能。下面通過具體例題來說明組合電路的設(shè)計(jì)。9.4.1組合邏輯電路的分析9.4.1組合邏輯電路的分析【例9.16】分析如圖9-37所示電路的邏輯功能。解：按組合邏輯電路分析的步驟進(jìn)行。(1)寫出輸出端的邏輯表達(dá)式。(2)變換和化簡表達(dá)式。圖9-37例9-16圖9.4.1組合邏輯電路的分析(3)列真值表，見表9-16。A

B

CF00000101001110010111011100010111表9-16例9.16真值表9.4.1組合邏輯電路的分析(4)分析邏輯功能。當(dāng)輸入A、B、C中有2個(gè)或3個(gè)為1時(shí)，輸出F為1，否則輸出F為0。所以這個(gè)電路實(shí)際上是一種3人表決用的組合電路：只要有2票或3票同意，表決就通過?！纠?.17】分析如圖9-38所示電路的邏輯功能。圖9-38例9.17圖9.4.1組合邏輯電路的分析解：按組合邏輯電路分析的步驟進(jìn)行。(1)寫出輸出端的邏輯表達(dá)式。(2)變換和化簡表達(dá)式。9.4.1組合邏輯電路的分析(3)列真值表，見表9-17。A

B

CF00000101001110010111011111111100表9-17例9.17真值表9.4.1組合邏輯電路的分析(4)分析邏輯功能。電路的輸出F只與輸入A、B有關(guān)，而與輸入C無關(guān)。F和A、B的邏輯關(guān)系為：A、B中