FPGA 中雙向端口IO的研究

1、FPGA 中雙向端口I/O的研究 · 字體大小: 小 中 大 作者：莫海永 張申科     來源：     日期：2007-03-07     點(diǎn)擊：1039 摘要:針對(duì)現(xiàn)場(chǎng)可編程門陣列(FPGA)芯片的特點(diǎn),研究 FPGA 中雙向端口I/O 的設(shè)計(jì),同時(shí)給出仿真初始化雙向端口I/O 的方法。 采用這種雙向端口的設(shè)計(jì)方法,選用 Xilinx 的Spartan2E 芯片 設(shè)計(jì)一個(gè)多通道圖像信號(hào)處理系統(tǒng)。引言    FPGA 是現(xiàn)場(chǎng)可編程門 陣 列 的 縮 寫,它 是

2、在PAL,GAL 及 EPLD 等可編程器件的基礎(chǔ)上發(fā)展起 來的。FPGA 具有速度快、密 度 高、功 耗 小 的 特點(diǎn)。 采用 FPGA 芯片進(jìn)行專用集成電路設(shè)計(jì),既可以解決定制電路缺乏靈活性的不足,又可以通過相關(guān)的軟 硬件環(huán)境掌握芯片的最終功能,提高一次設(shè)計(jì)的成功 率,所以,目前 FPGA 在電子設(shè)計(jì)中已被廣 泛使用。 同時(shí),由于 FPGA 經(jīng)常要和外部存儲(chǔ)器及 CPU 進(jìn)行數(shù)據(jù)輸入輸出交換,而利用雙向端口的設(shè)計(jì)來進(jìn)行數(shù)據(jù)交換可以成倍地節(jié)省各自的引腳資源。    雙向端口顧名思義是一種既可以作為輸入端口 接收數(shù)據(jù),也可以作為輸出端口發(fā)出數(shù)據(jù),它對(duì)數(shù)據(jù) 的操作是

3、雙向的。 比如某個(gè)設(shè)計(jì)需要一個(gè) 16 位的 數(shù)據(jù)輸入口和一個(gè)16 位的數(shù)據(jù)輸出口,并且數(shù)據(jù)輸 入和輸出不會(huì)同時(shí)發(fā)生。 如果數(shù)據(jù)輸入口和輸出口 分別設(shè)計(jì)則需要32根數(shù)據(jù)線,而用雙向端口來設(shè)計(jì),則只需要16 根數(shù)據(jù)線,這樣就節(jié)省了16 根數(shù)據(jù) 線引腳。由于現(xiàn)在的大多數(shù)資料對(duì)雙向端口的設(shè)計(jì)介紹很少,本文給出 FPGA 中雙向端口的設(shè)計(jì)原理和方法,以及仿真和初始化雙向端口的方法,同時(shí)選用Xilinx的Spartan2E 芯片進(jìn)行實(shí)際應(yīng)用。1、 FPGA 中雙向端口的設(shè)計(jì)原理和Verilog硬件語言程序設(shè)計(jì)    首先介紹雙向端口在 FPGA 內(nèi)部硬件資源是怎樣實(shí)現(xiàn)的。 在

4、 FPGA 中 它是通過對(duì)三態(tài)門控制來實(shí)現(xiàn)雙向端口的,比如在 Xilinx 的Spartan2E 中 的圖例(如圖1 所示):  圖1 雙向端口的硬件圖     當(dāng)z=0 時(shí),上面輸出的管子開通,此時(shí)數(shù)據(jù)可以從上面的管子中輸出,這時(shí)雙向端口就作為輸出口;當(dāng)z=1 時(shí),上面的管子被置為高阻態(tài),數(shù)據(jù)不能從上面的管子輸出,此時(shí)數(shù)據(jù)只可以從下面的管子由外向內(nèi)輸入,這時(shí)的雙向端口是輸入口。限于篇幅,我們做一個(gè)簡(jiǎn)單的模型來說明雙向 端口的設(shè)計(jì)。下面我們用 Verilog 硬件語言進(jìn)行雙向端口的程序設(shè)計(jì),為了看出雙向端口分別作為輸入端口和輸出端口的功能,我們的模塊分別

5、定義一個(gè)數(shù)據(jù)輸入口 din 和一個(gè)數(shù)據(jù)輸出口 dout,一個(gè)三態(tài)門選通信號(hào) z,觸發(fā) 時(shí)鐘 clk,還有雙向端口 dinout。 我們?cè)O(shè)數(shù)據(jù)為8 位寬。 圖2為該模塊圖: 圖2 定義的模塊圖     輸入口din 定義:input 7:0 din;當(dāng)雙向端口 dinout作為輸出口時(shí),我們從 din 端口輸入數(shù)據(jù)到模塊中,讓數(shù)據(jù)從dinout口出來。    輸出口 dout定義:output 7:0 dout;當(dāng)雙向端口dinout作為輸入口時(shí),我們讓數(shù)據(jù)從dinout口 輸入,從輸出口dout輸出。  

6、  雙向端口dinout定義:inout7:0 dinout;三態(tài)門選通信號(hào)z:input z;    當(dāng)z=1 時(shí),把三態(tài)門置為高阻態(tài),這時(shí) dinout 作為輸入口用;當(dāng)z=0 時(shí),開通三態(tài)門,這時(shí) dinout 作為輸出口用。     三態(tài)門控制語句為: asigndinout=(!z)?din_reg:8'bz;      總的完整程序如下: module dinout(din,z,clk,dout,dinout); input 7:0 din;input z

7、; input clk; output7:0 dout;inout 7:0 dinout; reg 7:0 dout; reg 7:0 dinreg; asign dinout= (!z)?din_reg:8'bz; always (posedge clk)begin if(!z)   din_reg=din; else    dout=dinout;end   Endmodule 2、 仿真及初始化雙向端口   下面我們對(duì)上述程序進(jìn)行時(shí)序仿真。 這里我們選用的 FPGA 芯片為 Xilinx 的 Spar

8、tan2E 系列,型 號(hào)為 xc2s300e-7pq208,在ISE Foundation6.1 軟件中綜合及布局布線,并用 Modelsim Simulator進(jìn)行時(shí)序仿真。   當(dāng)雙向端口dinout作為輸出口時(shí),我們不需要 對(duì)它進(jìn)行初始化,只要開通三態(tài)門。   我們?cè)O(shè)定在200ns后,讓數(shù) 據(jù)10,11,12,13,14,15,16,17,18,19,20 依次從 din 口輸入,然后用20ns的采樣時(shí)鐘從dinout口輸出。    它的測(cè)試仿真頂層模塊為timescale 1ns/1ps module dinoute

9、st(); reg 7:0 din;reg z;reg clk; wire 7:0 dout; wire 7:0 dinout; integer i; dinout uut(.din(din),.z(z),.clk(clk),.dout(dout),.dinout(dinout); always #10clk=clk; initial begin   din = 0;    z = 0;    clk = 0;   # 200 din=10;   for(i=0;i<10;i=i+1)&#

10、160;     #20 din=din+1;   end endmodule該仿真的時(shí)序圖如圖3 所示: 可以看出這時(shí)雙向端口 dinout作為輸出口, 輸出從din 輸入口輸入到模塊中的數(shù)據(jù)。當(dāng)雙向端口dinout作為輸入口時(shí),我們需要對(duì)它進(jìn)行初始化賦值,此時(shí)關(guān)閉三態(tài)門。 而對(duì)雙向端 口的初始化賦值,如果把它跟一般的輸入口一樣直接賦 值 給它,則會(huì)出錯(cuò),因?yàn)樵诙x它的時(shí)候是wire型了,而 不是reg 型。 在許多 Verilog 書籍和參考資料中,有關(guān)雙向端口的初始化賦值介紹的很少。這里需要 用到一個(gè)force 命令,

11、用來給dinout 輸入賦值。 我 們?cè)O(shè)定在200ns 后,讓數(shù)據(jù)20,19,18,17,16,15,14,13,12,11,10 從dinout口輸入模塊,然后用 20ns的采樣時(shí)鐘從輸出口 dout輸 出。以下是它的仿真頂層模塊timescale 1ns/1ps module dinoutest(); reg 7:0din;reg z;reg clk; wire 7:0 dout; wire 7:0 dinout; integeri; dinoutuut(.din(din),.z(z),.clk(clk),.dout(dout),.dinout(dinout);  always

12、#10clk= clk; initial beginz = 1; clk = 0; force dinout=20;# 200 for (i=0;i<10;i=i+1)#20 force dinout=dinout-1;end endmodule該仿真的時(shí)序圖如圖4 所示:  圖4   雙向端口作為輸入口時(shí)的時(shí)序仿真    可以看出這時(shí)雙向端口 dinout作為輸入口,數(shù) 據(jù)從dinout口 輸入模塊,然后從輸出口dout完整地輸出來。3 、實(shí)際應(yīng)用    這種雙向端口設(shè)計(jì)方法已被我們用到目前開發(fā) 的一個(gè)多通

13、道圖象捕獲和顯示控制系統(tǒng)中。 在該系 統(tǒng)中,FPGA 接收從兩個(gè)圖像傳感器傳來的數(shù)字視頻信號(hào),然后根據(jù)CPU的命令對(duì)這兩路視頻信號(hào)進(jìn)行四種顯示模式的組合操作。FPGA 將處理好的 信號(hào)存到外部存儲(chǔ)器中。如果LCD顯示信號(hào)來了, FPGA 從外部存儲(chǔ)器中取數(shù)據(jù)給LCD顯示。如果CPU 想要對(duì)某一幀圖像數(shù)據(jù)進(jìn)行圖象識(shí)別操作,可 以經(jīng)過 FPGA 從外部存儲(chǔ)器中把該幀圖象數(shù)據(jù)取下來。 其中 LCD 的時(shí)鐘頻率為 6M,FPGA 對(duì)外部存儲(chǔ)器及 CPU 數(shù)據(jù) 操作的時(shí)鐘頻率為 24M,并且LCD顯示操作優(yōu)先級(jí)最 高。在這個(gè)系統(tǒng)中用到了兩個(gè)雙向端口,一個(gè)是FPGA 與CPU的數(shù)據(jù)交換, 另一個(gè)是FPGA

14、與外部存儲(chǔ)器之間的數(shù)據(jù)交換,他們都是16 位的數(shù)據(jù)交換,由于用了雙向端口,節(jié)省了32個(gè)引腳資源,同時(shí)優(yōu)化了器件的選擇和整體設(shè)計(jì),降低了成本。 圖 5為多通道圖象捕獲和顯示控制系統(tǒng)的框圖。  圖5   應(yīng)用雙向端口的多通道圖象捕獲和顯示控制系統(tǒng)4、結(jié)論   由于現(xiàn)在 FPGA 設(shè)計(jì)和外部存儲(chǔ)器或 CPU 數(shù)據(jù)交換的頻繁運(yùn)用,以及引腳資源有限,而使用雙向端口設(shè)計(jì)可以成倍的節(jié)省數(shù)據(jù)引腳線,所以設(shè)計(jì)好FPGA 的雙向端口至關(guān)重要。 在設(shè)計(jì) FPGA 中的雙向端口時(shí)應(yīng)注意兩點(diǎn):其一,要用三態(tài)門的控制來 處理實(shí)現(xiàn)雙向端口;其二,要分別指定雙向端口

15、作為輸出口和輸入口時(shí),對(duì)外部對(duì)象的數(shù)據(jù)操作。FPGA管腳分配需要考慮的因素 · 字體大小: 小 中 大 作者：     來源：     日期：2007-01-30     點(diǎn)擊：814          在芯片的研發(fā)環(huán)節(jié)，F(xiàn)PGA驗(yàn)證是其中的重要的組成部分，如何有效的利用 FPGA 的資源，管腳分配也是必須考慮的一個(gè)重要問題。一般較好的方法是在綜合過程中通過時(shí)序的一些約束讓對(duì)應(yīng)的工具自動(dòng)分配，但是從研發(fā)的時(shí)間段上來考

16、慮這種方法往往是不可取的，RTL驗(yàn)證與驗(yàn)證板設(shè)計(jì)必須是同步進(jìn)行的，在驗(yàn)證代碼出來時(shí)驗(yàn)證的單板也必須設(shè)計(jì)完畢，也就是管腳的分配也必須在設(shè)計(jì)代碼出來之前完成。所以，管腳的分配更多的將是依賴人，而非工具，這個(gè)時(shí)候就更需要考慮各方面的因素。         綜合起來主要考慮以下的幾個(gè)方面： 1、 FPGA所承載邏輯的信號(hào)流向。         IC 驗(yàn)證中所選用的 FPGA一般邏輯容量都非常大，外部的管腳數(shù)量也相當(dāng)?shù)呢S富，這個(gè)時(shí)候就必須考慮到 PCB 設(shè)計(jì)時(shí)的布線的難度，如

17、果管腳的分配不合理，那么有可能在PCB 設(shè)計(jì)時(shí)出現(xiàn)大量的交叉的信號(hào)線，這給布線帶來很大的困難，甚至走不通，或者是即便是布線走通了，也有可能由于外部的延時(shí)過大而不滿足時(shí)序方面的要求。所以在管腳分配前對(duì) FPGA工作的環(huán)境要相當(dāng)?shù)氖煜ぃ獙?duì)其中的信號(hào)來自哪里去向何方非常的清楚，這就按照連線最短的原則將對(duì)應(yīng)的信號(hào)分配到與外部器件連線最近的 BANK 中。  2、 掌握 FPGA 內(nèi)部 BANK 的分配的情況。        現(xiàn)在 FPGA 內(nèi)部都分成幾個(gè)區(qū)域，每個(gè)區(qū)域中可用的 I/O 管腳數(shù)量各不相同。在 IC 驗(yàn)證中都是采用了A

18、LTERA  與XILINX系列的FPGA  ，這兩個(gè)廠商的FPGA中內(nèi)部BANK的分配有一定的差異，這可以在設(shè)計(jì)中查閱相關(guān)的手冊(cè)。下面與 ALTERA 中 Stratix II系列的 FPGA內(nèi)部 BANK 的分配為例來進(jìn)行說明。           圖中詳細(xì)說明了 FPGA 內(nèi)部 BANK 的分配情況和每個(gè) BANK 中所支持的 I/O標(biāo)準(zhǔn)。根據(jù) FPGA中內(nèi)部 BANK 的分配的情況，同時(shí)結(jié)合圖 1 中信號(hào)的流向也就可以大體固定FPGA在單板中的方向，同時(shí)按照就近的原則將相關(guān)的信

19、號(hào)分配到相關(guān)的 BANK 中，這樣的方法可以完成一般信號(hào)的分配。 3、 掌握所選 FPGA每個(gè) BANK 所支持的 I/O標(biāo)準(zhǔn)。         從圖 2 中可以看出 FPGA內(nèi)部的每個(gè) BANK 所支持的 I/O的標(biāo)準(zhǔn)不盡相同，所以在管腳的分配時(shí)要將支持相同標(biāo)準(zhǔn)的管腳都集中到一個(gè)BANK中，因?yàn)镕PGA中同一個(gè)BANK一般不同時(shí)支持兩種 I/O 標(biāo)準(zhǔn)，當(dāng)然也有例外，這就需要查閱相關(guān) I/O 標(biāo)準(zhǔn)所要求的工作條件。 4、 關(guān)注特殊信號(hào)的管腳的分配        這里

20、的特殊信號(hào)主要是指時(shí)鐘信號(hào)與復(fù)位信號(hào)，或者是一些要求驅(qū)動(dòng)能力較高的信號(hào)。       時(shí)鐘信號(hào)一般都是要求分配到全局的時(shí)鐘管腳，這樣獲得的時(shí)間的延遲將是最小的，驅(qū)動(dòng)也最強(qiáng)。復(fù)位信號(hào)因?yàn)橐笸叫院抿?qū)動(dòng)的能力強(qiáng)，所以一般的情況下也會(huì)從全局的時(shí)鐘管腳送入。       在分配時(shí)鐘時(shí)，根據(jù)時(shí)鐘的多少分配的策略差別很大，也需要重點(diǎn)關(guān)注，這需要查閱相應(yīng)的手冊(cè)看哪些時(shí)鐘分別能到達(dá)哪些區(qū)域，一般的時(shí)鐘都是差分時(shí)鐘，這個(gè)時(shí)候如果所用的不是差分時(shí)鐘就需要注意 P端與 N端一般不能同時(shí)分配給不同的時(shí)鐘信號(hào)。如下圖所

21、示XILINX系列的FPGA中成對(duì)的時(shí)鐘如果是同時(shí)采用那么就不能同時(shí)到達(dá)相同的區(qū)域，因?yàn)榈竭_(dá)相同區(qū)域的時(shí)鐘線只有一根。 所以在時(shí)鐘較少時(shí)最好成對(duì)的 P 和 S 不要同時(shí)使用，而是只是選擇 P 或者是 N 這樣就不會(huì)出現(xiàn)沖突的情況。  5、 兼顧信號(hào)完整性的考慮。       由于在分配中常常會(huì)出現(xiàn)總線分配的情況，同時(shí)大量的總線又有可能常常是同時(shí)翻轉(zhuǎn)，這樣就會(huì)帶來了一系列信號(hào)完整性的問題，所以在管腳分配時(shí)大量同時(shí)翻轉(zhuǎn)的信號(hào)盡量分開。 雙向口問題小結(jié)在工程應(yīng)用中,雙向電路是設(shè)計(jì)者不得不面對(duì)的問題.在實(shí)際應(yīng)用中,數(shù)據(jù)總線往往是雙向

22、的.如何正確處理數(shù)據(jù)總線是進(jìn)行時(shí)序邏輯電路設(shè)計(jì)的基礎(chǔ).在程序設(shè)計(jì)過程中,關(guān)鍵技術(shù)在于:實(shí)體部分必須對(duì)端口屬性進(jìn)行申明,端口屬性必須為inout類型,在構(gòu)造體需要對(duì)輸出信號(hào)進(jìn)行有條件的高阻控制.在雙向電路的處理問題上,常用的處理方式有兩種,在介紹雙向電路的處理方式之前,先看看雙向電路的基本格式:ENTITY bidir_pin IS(bidir : INOUT std_logic;oe, clk, from_core : IN std_logic;to_core : OUT std_logic;END bidir_pin;ARCHITECTURE behavior OF bidir_pin IS

23、BEGINbidir <= from_core WHEN oe=1 ELSE “ZZZZ”;to_core <= bidir;END behavior; 該程序揭示了雙向電路的處理技巧,首先在實(shí)體部分bidir屬于雙向信號(hào),在端口定義時(shí),端口屬性為inout類型,即把bidir信號(hào)作為輸入三態(tài)輸出. 語句“bidir <= from_core WHEN oe=1 ELSE “ZZZZ”;”表示bidir信號(hào)三態(tài)輸出,語句”to_core <= bidir;”把bidir信號(hào)作為輸入信號(hào). 由此可見,雙向電路在程序設(shè)計(jì)中,didir輸入當(dāng)著普通的in類

24、型,而在輸出時(shí),需要加一定的控制條件,三態(tài)輸出.問題的關(guān)鍵在于:如何確定這個(gè)條件?1)雙向信號(hào)作一個(gè)信號(hào)的輸入,作另一信號(hào)的輸出ENTITY bidir ISPORT(bidir : INOUT STD_LOGIC_VECTOR (7 DOWNTO 0);oe, clk : IN STD_LOGIC;from_core : IN STD_LOGIC_VECTOR (7 DOWNTO 0);to_core : OUT STD_LOGIC_VECTOR (7 DOWNTO 0);END bidir;ARCHITECTURE logic OF bidir ISSIGNAL a : STD_LOGIC

25、_VECTOR (7 DOWNTO 0);SIGNAL b : STD_LOGIC_VECTOR (7 DOWNTO 0);BEGINPROCESS (clk)BEGINIF clk = '1' AND clk'EVENT THENa <= from_core;to_core <= b;END IF;END PROCESS;PROCESS (oe, bidir)BEGINIF( oe = '0') THENbidir <= "ZZZZZZZZ"b <= bidir;ELSEbidir <= a;b <

26、;= bidir;END IF;END PROCESS;END logic; 這種設(shè)計(jì)方式叫做寄存雙向信號(hào)的方法.本設(shè)計(jì)中bidir為雙向信號(hào),from_core為數(shù)據(jù)輸入端,to_core為數(shù)據(jù)輸出端,oe為三態(tài)輸出使能,clk為讀寫數(shù)據(jù)的時(shí)鐘.在程序設(shè)計(jì)中,需要定義兩個(gè)signal a和b信號(hào).a信號(hào)用于輸入數(shù)據(jù)from_core的寄存器,b用于輸出數(shù)據(jù)to_core的寄存器.采用寄存器的方法需要設(shè)計(jì)兩個(gè)進(jìn)程,一個(gè)進(jìn)程把a(bǔ),b信號(hào)在時(shí)鐘的控制下負(fù)責(zé)端口的輸入信號(hào)from_core和端口輸出信號(hào)to_core的連接,這一步實(shí)現(xiàn)了寄存雙向的功能.另外一個(gè)進(jìn)程則負(fù)責(zé)信號(hào)a,b和雙向口之

27、間的賦值關(guān)系.本設(shè)計(jì)只揭示了簡(jiǎn)單的雙向信號(hào)操作方式,即bidir既可以作為from_core的輸出,又可以作為to_core的輸入2)雙向信號(hào)既做輸入又做輸出上例是最簡(jiǎn)單的雙向信號(hào)應(yīng)用的特例.在實(shí)際的工程中,雙向信號(hào)既做信號(hào)的輸入,又做信號(hào)的輸出,常見的數(shù)據(jù)總線就是這種操作模式.library IEEE;use IEEE.STD_LOGIC_1164.all;entity dir_data is  port(   clk : in STD_LOGIC;   rst : in STD_LOGIC;   rw : in STD_

28、LOGIC;   address : in STD_LOGIC_VECTOR(1 downto 0);   data : inout STD_LOGIC_VECTOR(7 downto 0)      );end dir_data;architecture arc_dir of dir_data is signal data_in : STD_LOGIC_VECTOR(7 downto 0);signal data_out: STD_LOGIC_VECTOR(7 downto 0);signal

29、 reg_a: STD_LOGIC_VECTOR(7 downto 0);signal reg_b: STD_LOGIC_VECTOR(7 downto 0);begin     data_in<=data;-輸入  d1:process(clk,rst,rw) begin  if rst='1' then   reg_a<= (others=>'0');   reg_b<= (o

30、thers=>'0');   elsif clk'event and clk='1' then   if rw='1' then    if address="00" then        reg_a<=data_in;    elsif address="01" then &#

31、160;   reg_b<=data_in;    else null;    end if;   else null;   end if;  else null;  end if;  end process d1; d2:process(clk,rw,reg_a,reg_b)  begin if clk'even

32、t and clk='1' then  if rw='0' then   if address="00" then    data_out<=reg_a;   elsif address="01" then    data_out<=reg_b;   else null;   end if;&#

33、160; else null;  end if; else null; end if; end process d2;    data<=data_out when (rw='0' and address(1)='0') else   (others=>'Z'); -輸出 end arc_dir; 在程序設(shè)計(jì)中,首先需要定義data_in, data_out, reg_a, reg_b四個(gè)signal,我們把data_in叫做輸入寄存器,它是從雙向信號(hào)data接收數(shù)據(jù)的寄存器,data_out叫做輸出寄存器,它是向雙向信號(hào)data發(fā)送信號(hào)的寄存器,reg_a和reg_b叫做操作寄存器,它們是在一定的時(shí)序控制下把data_in數(shù)據(jù)送給reg_a,reg_b,在一定的時(shí)序控制下從reg_a和reg_b讀出數(shù)據(jù)的. 這樣的處理方式必須有兩個(gè)進(jìn)程,因?yàn)樵赼rchitecture arc_dir of dir_data is和begi