EDA原理圖輸入設(shè)計(jì)方法第二講課件

第三章原理圖輸入設(shè)計(jì)方法

第二講EDA第三章原理圖輸入設(shè)計(jì)方法

第二講EDA原理圖設(shè)計(jì)流程第1步：新建一個(gè)gdf格式的文件第2步：輸入元件、連線第3步：命名第4步：setprojecttocurrentfile（將當(dāng)前設(shè)計(jì)設(shè)置成項(xiàng)目文件）第5步：編譯compile(選擇產(chǎn)生功能網(wǎng)表文件)第6步：新建scf格式仿真文件編輯第7步：導(dǎo)入輸入輸出端口，并設(shè)置輸入端口仿真波形仿真第8步：功能仿真原理圖設(shè)計(jì)流程第1步：新建一個(gè)gdf格式的文件第2步：輸入元第9步：選擇器件并編譯（選擇產(chǎn)生時(shí)序網(wǎng)表文件）第10步：分配引腳并編譯第12步：下載第13步：硬件驗(yàn)證原理圖設(shè)計(jì)流程下載第11步：時(shí)序仿真第9步：選擇器件并編譯（選擇產(chǎn)生時(shí)序網(wǎng)表文件）第10步：分配本講主要內(nèi)容及要求教學(xué)內(nèi)容通過(guò)1位全加器原理圖設(shè)計(jì)過(guò)程，進(jìn)一步理解原理圖設(shè)計(jì)方法的設(shè)計(jì)流程學(xué)習(xí)底層設(shè)計(jì)和頂層設(shè)計(jì)概念重點(diǎn)掌握原理圖設(shè)計(jì)方法的一般設(shè)計(jì)流程掌握分層設(shè)計(jì)技巧難點(diǎn)仿真時(shí)，輸入輸出端子的分組和合組的方法仿真輸入端子波形的設(shè)置和編輯本講主要內(nèi)容及要求教學(xué)內(nèi)容3.21位全加器設(shè)計(jì)1位加法器的功能：實(shí)現(xiàn)兩個(gè)1位二進(jìn)制數(shù)相加半加器全加器只考慮本位兩個(gè)一位二進(jìn)制數(shù)A和B相加,而不考慮低位進(jìn)位既有本位兩個(gè)一位二進(jìn)制數(shù)A和B相加,又有低位進(jìn)位Ci3.21位全加器設(shè)計(jì)1位加法器的功能：實(shí)現(xiàn)兩個(gè)1位二進(jìn)1位半加器的真值表ABSCo0000011010101101表中的A和B分別表示兩個(gè)相加的一位二進(jìn)制數(shù),S是本位和,Co是進(jìn)位位。1位半加器的真值表ABSCo0000011010101101S＝AB+AB=A+BCo=ABS＝AB+AB=A+B1位全加器的定義全加：將本位兩個(gè)1位二進(jìn)制數(shù)和來(lái)自低位的進(jìn)位位相加令A(yù)和B分別為兩個(gè)相加的1位二進(jìn)制數(shù),Ci是來(lái)自低位的進(jìn)位位;S是本位和;Co是進(jìn)位位。1位全加器的定義全加：將本位兩個(gè)1位二進(jìn)制數(shù)和來(lái)自低位的進(jìn)位全加器的真值表CiABSCo0000000110010100110110010101011100111111全加器的真值表CiABSCo0000000110010100S的卡諾圖S的卡諾圖EDA原理圖輸入設(shè)計(jì)方法第二講課件Co的卡諾圖

Co的卡諾圖EDA原理圖輸入設(shè)計(jì)方法第二講課件原理圖底層電路設(shè)計(jì)原理圖由若干個(gè)元件組合而成，當(dāng)有些元件是多個(gè)簡(jiǎn)單元件的組合電路時(shí)，為了精確仿真組合元件的特性，必須單獨(dú)設(shè)計(jì)組合元件的原理圖設(shè)計(jì)，這種設(shè)計(jì)稱為底層電路設(shè)計(jì)。原理圖底層電路設(shè)計(jì)原理圖由若干個(gè)元件組合而成，當(dāng)有些元件是多原理圖頂層電路設(shè)計(jì)當(dāng)所有的底層元件多設(shè)計(jì)完畢并生成包裝好的單一元件后，再設(shè)計(jì)一個(gè)總原理圖，把所有的底層元件調(diào)出來(lái)，進(jìn)行導(dǎo)線連接、仿真、編程下載，這種設(shè)計(jì)稱為頂層電路設(shè)計(jì)。原理圖頂層電路設(shè)計(jì)當(dāng)所有的底層元件多設(shè)計(jì)完畢并生成包裝好的單分層設(shè)計(jì)的好處增強(qiáng)設(shè)計(jì)的可讀性，避免在設(shè)計(jì)中出現(xiàn)大量復(fù)雜的組合邏輯影響檢查和測(cè)試效率有利于進(jìn)行模塊復(fù)制，需要復(fù)制的電路模塊可以先封裝成底層元件，再在頂層設(shè)計(jì)中重復(fù)調(diào)用分層設(shè)計(jì)的好處分層設(shè)計(jì)的要點(diǎn)在底層文件設(shè)計(jì)完成后執(zhí)行File|CreateDefaultSymbol命令并編譯在頂層文件中，調(diào)用底層設(shè)計(jì)時(shí)分層設(shè)計(jì)的要點(diǎn)分層設(shè)計(jì)的要點(diǎn)在底層文件設(shè)計(jì)完成后執(zhí)行File|CreateDefaultSymbol命令并編譯在頂層文件中，調(diào)用底層設(shè)計(jì)時(shí)頂層文件不能與底層文件名字相同分層設(shè)計(jì)的要點(diǎn)EDA原理圖輸入設(shè)計(jì)方法第二講課件仿真的要求：所有輸入情況都要考慮到，即按照真值表設(shè)置仿真波形仿真的要求：所有輸入情況都要考慮到，即按照真值表設(shè)置仿真波形技巧：選中合組的引腳，單擊右鍵，選擇EnterGroup技巧：選中合組的引腳，單擊右鍵，選擇EnterGroupCiABSCo0000000110010100110110010101011100111111CiABSCo00000001100101001101100實(shí)驗(yàn)一：一位全加器的原理圖輸入設(shè)計(jì)做實(shí)驗(yàn)時(shí)需要注意的問(wèn)題如何封裝底層元件？怎樣進(jìn)行仿真波形的設(shè)置才能合理？器件選擇哪一個(gè)，如何選擇？引腳鎖定時(shí)應(yīng)該注意什么？下載電纜的選擇注意什么？實(shí)驗(yàn)一：一位全加器的原理圖輸入設(shè)計(jì)做實(shí)驗(yàn)時(shí)需要注意的問(wèn)題小結(jié)完整的原理圖輸入設(shè)計(jì)流程分層設(shè)計(jì)的概念和方法波形仿真中設(shè)置波形的技巧小結(jié)完整的原理圖輸入設(shè)計(jì)流程作業(yè)預(yù)習(xí)實(shí)驗(yàn)一，并完成預(yù)習(xí)報(bào)告請(qǐng)查閱相關(guān)資料，設(shè)計(jì)一位全減器。作業(yè)預(yù)習(xí)實(shí)驗(yàn)一，并完成預(yù)習(xí)報(bào)告第三章原理圖輸入設(shè)計(jì)方法

第二講EDA第三章原理圖輸入設(shè)計(jì)方法

第二講EDA原理圖設(shè)計(jì)流程第1步：新建一個(gè)gdf格式的文件第2步：輸入元件、連線第3步：命名第4步：setprojecttocurrentfile（將當(dāng)前設(shè)計(jì)設(shè)置成項(xiàng)目文件）第5步：編譯compile(選擇產(chǎn)生功能網(wǎng)表文件)第6步：新建scf格式仿真文件編輯第7步：導(dǎo)入輸入輸出端口，并設(shè)置輸入端口仿真波形仿真第8步：功能仿真原理圖設(shè)計(jì)流程第1步：新建一個(gè)gdf格式的文件第2步：輸入元第9步：選擇器件并編譯（選擇產(chǎn)生時(shí)序網(wǎng)表文件）第10步：分配引腳并編譯第12步：下載第13步：硬件驗(yàn)證原理圖設(shè)計(jì)流程下載第11步：時(shí)序仿真第9步：選擇器件并編譯（選擇產(chǎn)生時(shí)序網(wǎng)表文件）第10步：分配本講主要內(nèi)容及要求教學(xué)內(nèi)容通過(guò)1位全加器原理圖設(shè)計(jì)過(guò)程，進(jìn)一步理解原理圖設(shè)計(jì)方法的設(shè)計(jì)流程學(xué)習(xí)底層設(shè)計(jì)和頂層設(shè)計(jì)概念重點(diǎn)掌握原理圖設(shè)計(jì)方法的一般設(shè)計(jì)流程掌握分層設(shè)計(jì)技巧難點(diǎn)仿真時(shí)，輸入輸出端子的分組和合組的方法仿真輸入端子波形的設(shè)置和編輯本講主要內(nèi)容及要求教學(xué)內(nèi)容3.21位全加器設(shè)計(jì)1位加法器的功能：實(shí)現(xiàn)兩個(gè)1位二進(jìn)制數(shù)相加半加器全加器只考慮本位兩個(gè)一位二進(jìn)制數(shù)A和B相加,而不考慮低位進(jìn)位既有本位兩個(gè)一位二進(jìn)制數(shù)A和B相加,又有低位進(jìn)位Ci3.21位全加器設(shè)計(jì)1位加法器的功能：實(shí)現(xiàn)兩個(gè)1位二進(jìn)1位半加器的真值表ABSCo0000011010101101表中的A和B分別表示兩個(gè)相加的一位二進(jìn)制數(shù),S是本位和,Co是進(jìn)位位。1位半加器的真值表ABSCo0000011010101101S＝AB+AB=A+BCo=ABS＝AB+AB=A+B1位全加器的定義全加：將本位兩個(gè)1位二進(jìn)制數(shù)和來(lái)自低位的進(jìn)位位相加令A(yù)和B分別為兩個(gè)相加的1位二進(jìn)制數(shù),Ci是來(lái)自低位的進(jìn)位位;S是本位和;Co是進(jìn)位位。1位全加器的定義全加：將本位兩個(gè)1位二進(jìn)制數(shù)和來(lái)自低位的進(jìn)位全加器的真值表CiABSCo0000000110010100110110010101011100111111全加器的真值表CiABSCo0000000110010100S的卡諾圖S的卡諾圖EDA原理圖輸入設(shè)計(jì)方法第二講課件Co的卡諾圖

Co的卡諾圖EDA原理圖輸入設(shè)計(jì)方法第二講課件原理圖底層電路設(shè)計(jì)原理圖由若干個(gè)元件組合而成，當(dāng)有些元件是多個(gè)簡(jiǎn)單元件的組合電路時(shí)，為了精確仿真組合元件的特性，必須單獨(dú)設(shè)計(jì)組合元件的原理圖設(shè)計(jì)，這種設(shè)計(jì)稱為底層電路設(shè)計(jì)。原理圖底層電路設(shè)計(jì)原理圖由若干個(gè)元件組合而成，當(dāng)有些元件是多原理圖頂層電路設(shè)計(jì)當(dāng)所有的底層元件多設(shè)計(jì)完畢并生成包裝好的單一元件后，再設(shè)計(jì)一個(gè)總原理圖，把所有的底層元件調(diào)出來(lái)，進(jìn)行導(dǎo)線連接、仿真、編程下載，這種設(shè)計(jì)稱為頂層電路設(shè)計(jì)。原理圖頂層電路設(shè)計(jì)當(dāng)所有的底層元件多設(shè)計(jì)完畢并生成包裝好的單分層設(shè)計(jì)的好處增強(qiáng)設(shè)計(jì)的可讀性，避免在設(shè)計(jì)中出現(xiàn)大量復(fù)雜的組合邏輯影響檢查和測(cè)試效率有利于進(jìn)行模塊復(fù)制，需要復(fù)制的電路模塊可以先封裝成底層元件，再在頂層設(shè)計(jì)中重復(fù)調(diào)用分層設(shè)計(jì)的好處分層設(shè)計(jì)的要點(diǎn)在底層文件設(shè)計(jì)完成后執(zhí)行File|CreateDefaultSymbol命令并編譯在頂層文件中，調(diào)用底層設(shè)計(jì)時(shí)分層設(shè)計(jì)的要點(diǎn)分層設(shè)計(jì)的要點(diǎn)在底層文件設(shè)計(jì)完成后執(zhí)行File|CreateDefaultSymbol命令并編譯在頂層文件中，調(diào)用底層設(shè)計(jì)時(shí)頂層文件不能與底層文件名字相同分層設(shè)計(jì)的要點(diǎn)EDA原理圖輸入設(shè)計(jì)方法第二講課件仿真的要求：所有輸入情況都要考慮到，即按照真值表設(shè)置仿真波形仿真的要求：所有輸入情況都要考慮到，即按照真值表設(shè)置仿真波形技巧：選中合組的引腳，單擊右鍵，選擇EnterGroup技巧：選中合組的引腳，單擊右鍵，選擇EnterGroupCiABSCo0000000110010100110110010101011100111111CiABSCo00000001100101001101100實(shí)驗(yàn)一：一位全加器的原理圖