計(jì)算機(jī)組成與原理實(shí)驗(yàn)(2)

1、計(jì)算機(jī)組成原理實(shí)驗(yàn)報(bào)告實(shí)驗(yàn)序號：1. 2實(shí)驗(yàn)項(xiàng)目名稱：超前進(jìn)位加法器設(shè)計(jì)實(shí)驗(yàn)學(xué)號姓名專業(yè)、班實(shí)驗(yàn)地點(diǎn)指導(dǎo)教師實(shí)驗(yàn)時(shí)間一、實(shí)驗(yàn)?zāi)康募耙螅?）掌握超前進(jìn)位加法器的原理及其設(shè)計(jì)方法。（2）熟悉cpld應(yīng)用設(shè)計(jì)及eda軟件的使用。二、實(shí)驗(yàn)設(shè)備（壞境）及要求pc機(jī)一臺，td-cm34-或tdcmx實(shí)驗(yàn)系統(tǒng)一套。三、實(shí)驗(yàn)內(nèi)容與步驟加法器是執(zhí)行二進(jìn)制加法運(yùn)算的邏輯部件，也是cpu運(yùn)算器的基本邏輯部 件（減法可以通過補(bǔ)碼相加來實(shí)現(xiàn)）。加法器又分為半加器和全加器（fa）,不考 慮低位的進(jìn)位，只考慮兩個(gè)二進(jìn)制數(shù)相加，得到和以及向高位進(jìn)位的加法器為半 加器，而全加器是在半加器的基礎(chǔ)上又考慮了低位過來的進(jìn)位信號。1

2、位全加器真值表輸入輸出abcisco0000000110010100110110010101011100111110a、b為2個(gè)1位的加數(shù)，ci為來自低位的進(jìn)位，s為和，co為向高位的 進(jìn)位，根據(jù)表1-2-1所示的真值表，可得到全加器的邏輯表達(dá)式為：s 二 abci + abci + abci + abcico = ab+ aci + bci有了 1位全加器，就可以用它來構(gòu)造多位加法器，加法器根據(jù)電路結(jié)構(gòu)的不 同，可以分為串行加法器和并行加法器兩種。串行加法器低位全加器產(chǎn)生的進(jìn)位 要依次串行地向高位進(jìn)位，其電路簡單，占用資源較少，但是串行加法器每位和 以及向高位的進(jìn)位的產(chǎn)生都依賴于低位的進(jìn)位，

3、導(dǎo)致完成加法運(yùn)算的延遲時(shí)間較 長，效率并不高。四、實(shí)驗(yàn)結(jié)果與數(shù)據(jù)處理(1)根據(jù)上述加法器的邏輯原理使用quartus tt軟件編輯相應(yīng)的電路原理圖并 進(jìn)行編譯，其在epm1270芯片中對應(yīng)的引腳如圖1-2-7所示，框外文字表示i/o 號，框內(nèi)文字表示該引腳的含義(本實(shí)驗(yàn)例程見'安裝路徑 cpldadderadder. qpf'工程)1-2-7引腳分配圖a23a01. a08cos7soepm1270cia7. aob7. bod25d09. d16d17. d24(2)關(guān)閉實(shí)驗(yàn)系統(tǒng)電源，按圖1-2-8連接實(shí)驗(yàn)電路，圖中將用戶需要連接的信號 用圓圈標(biāo)明。lj1111a23l8ini aagl7l0cpld單元li . luvccgndd25d09.d16d17.d24ri rnrp ii iivcc gnd 擴(kuò)展單元k7 sd17. sd1o sd07. sdoo (ca)c®單元 打開實(shí)驗(yàn)系統(tǒng)電源，將生成的pof文件下載到epm1270中去。(4)以con單元中的sd17-sd10八個(gè)二進(jìn)制開關(guān)為被加數(shù)a, sd07-sd00八個(gè) 二進(jìn)制開關(guān)為加數(shù)b, k7用來模擬來自低位的進(jìn)位信號，相加的結(jié)果在cpid單 元的l7-l0八個(gè)led燈顯示，相加后向高位的進(jìn)位用cpld單元的l8燈顯示。 給a和b置不同的數(shù)，觀