《EDA》課程設(shè)計之手表鬧鐘設(shè)計

1、 學生簽名： 完成日期： 7/7 電子設(shè)計自動化課程設(shè)計題目： 帶鬧鐘功能的數(shù)字石英時鐘電路 院（系） 信息科學與工程學院 專 業(yè) 通信工程 屆 別 2011級 班 級 學 號 1115105048 姓 名 任課老師 摘要: 本課程設(shè)計旨在設(shè)計一個可用EP2C5T144C8芯片實現(xiàn)的簡易手表電路，帶有24小時循環(huán)功能、時間設(shè)定功能、鬧鐘功能以及星期顯示功能。通過EDA課程的深入學習，電子設(shè)計自動化技術(shù)，先用文字描述出電路功能，通過自頂向下思想，構(gòu)思出所需小單元模塊，再分別寫出組成電路所需要的模塊的程序，并用QUARTERS軟件生成各個模塊的系統(tǒng)框圖， 新建block diagram文件，添加各

2、個模塊，然后用線路連接好。調(diào)試成功后進行波形仿真，檢驗電路的正確性，并加以修改與改進。其次，將程序下載到芯片里，進行硬件測試。 結(jié)果硬件功能與設(shè)想一致，結(jié)論：手表儀器可用EDA實現(xiàn)其軟件功能，用EP2C5T144C8芯片及各種簡單電子器件實現(xiàn)其硬件功能。 目錄 1正文2 1.1系統(tǒng)設(shè)計2 1.2單元電路設(shè)計2 1.3系統(tǒng)設(shè)計7 1.4結(jié)論7 2參考文獻7正文系統(tǒng)設(shè)計設(shè)計要求：帶鬧鐘功能的數(shù)字石英時鐘電路（難度系數(shù)1.1）要求：LED數(shù)碼管顯示小時、分鐘及秒；時間可任意設(shè)置；外部時鐘信號采用石英晶振頻率（32768HZ）；可設(shè)定鬧鐘時間，鬧鐘時間到發(fā)出警告信號。系統(tǒng)設(shè)計方案： 設(shè)計方案1，在bl

3、ock program文件里直接列出所有需要的小模塊，各個小模塊為最基礎(chǔ)的模塊，不可再劃分，然后進行連接，實現(xiàn)功能; 設(shè)計方案2，將系統(tǒng)劃分為定時、計數(shù)、鬧鐘三大塊，每塊分別獨立設(shè)計，生成block文件，最后將三大塊組合起來。 方案1的方法直接簡單，但是線路會比較復雜，排查問題也比較困難；方案2分層設(shè)計，框圖會簡潔明了，但是設(shè)計步驟比方案1多了一步把小模塊整合。2個方案都可行，筆者選擇第一種方案。單元電路設(shè)計 該設(shè)計電路分為四大塊：時鐘電路部分、定時部分、鬧鐘部分、數(shù)碼管輸出選擇部分。接下去一一介紹它們的組成，程序，及系統(tǒng)框圖。1.時鐘電路部分由2個10進制計數(shù)器，2個6進制計數(shù)器，1個24進

4、制計數(shù)器組成，起始輸入脈沖頻率為32768HZ，經(jīng)過一個32768計數(shù)器。10進制程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;10進制ENTITY COUNT_10 IS PORT ( CLK,RST,EN :IN STD_LOGIC ; Q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC );END COUNT_10 ; ARCHITECTURE bhv OF COUNT_10 IS SIGNAL Q1 : STD_LOGIC

5、_VECTOR(3 DOWNTO 0); SIGNAL Q2: STD_LOGIC ;BEGIN PROCESS (CLK, RST, EN ) BEGIN IF RST =1 THEN Q1 0); ELSIF CLKEVENT AND CLK=1 THEN IF EN =0 THEN IF Q1 9 THEN Q1 = Q1 +1;COUT = 0; ELSE Q1 0);COUT =1; END IF; END IF; END IF; END PROCESS;Q 0); ELSIF CLKEVENT AND CLK=1 THEN IF EN =0 THEN IF Q1 5 THEN Q1

6、 := Q1 +1;COUT0);COUT=1; END IF; END IF END IF; Q = Q1; END PROCESS ;END bhv ;24進制程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY COUNT_24 IS24進制 PORT ( CLK,RST,EN :IN STD_LOGIC ; Q,COUT :OUT STD_LOGIC_VECTOR(3 DOWNTO 0);DAY:OUT STD_LOGIC);END COUNT_24 ;ARCHITECTURE

7、 bhv OF COUNT_24 IS SIGNAL Q1,Q2: STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL Q3:STD_LOGIC;BEGIN PROCESS (CLK, RST, EN ) BEGIN IF RST =1 THEN Q1 0);Q2 0); ELSIF CLKEVENT AND CLK=1 THEN IF EN =0 THEN IF Q1 9 THEN Q1 = Q1 +1; ELSE Q1 0); Q2 = Q2+1 ; END IF; IF Q2 = 0010 AND Q1 = 0011 THEN Q1 =0000 ; Q2 =0000

8、;Q3=1; ELSE Q3=0; END IF;END IF; END IF; Q = Q1;COUT = Q2 ;DAY0); ELSIF CLKEVENT AND CLK=1 THEN IF EN =0 THEN IF Q1 32767 THEN Q1 := Q1 +1;COUT0);COUT=1; END IF; END IF; END IF; Q = Q1; END one ;定時部分由一個二選一數(shù)據(jù)選擇器和一個輸出選擇器符合而成ENTITY c2b4 IS PORT (a,b,s1,s2: IN BIT; Y : OUT BIT );END ENTITY c2b4;ARCHITEC

9、TURE one OF c2b4 IS 片選模塊 BEGINPROCESS (a,b,s1,s2)BEGIN IF s1 = 0and s2 = 1THEN Y = b ; ELSE Y = a ; END IF;END PROCESS;END ARCHITECTURE one ;鬧鐘部分組成與時鐘部分選擇器件一樣數(shù)碼管輸出選擇部分LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY xz2to1 IS數(shù)碼輸出選擇 PORT (a,b: IN STD_LOGIC_VECTOR(3 DOWN

10、TO 0); s: IN STD_LOGIC; Y : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); ALARM:OUT STD_LOGIC);END ENTITY xz2to1;ARCHITECTURE one OF xz2to1 IS BEGINPROCESS (a,b,s)BEGIN IF s = 0 THEN Y = a ; ELSE Y = b ; END IF;IF a=b then ALARM =1;ELSE ALARM =0; END IF;END PROCESS;END ARCHITECTURE one ;系 統(tǒng) 總 圖軟件設(shè)計平臺：Quartus2 系統(tǒng)測試 1、把軟件下載到硬件電路，選擇模式1，選擇時鐘輸出顯示管，觀察24小時時鐘的正確性。 2、選擇定時功能，任意調(diào)整時間，檢測可行性。 3、選擇數(shù)碼管